| 主题:利用PLD、通过ASSP定制，突出消费类电子产品的优势 |
| 在线问答: |
| [主持人：ChinaECNet] |
各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到Altera公司的专家就“利用PLD、通过ASSP定制，突出消费类电子产品的优势”举行在线座谈。在座谈中，您可就您关心的问题与Altera公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“利用PLD、通过ASSP定制，突出消费类电子产品的优势”的了解和掌握，而且能够为大家事业的发展带来裨益。 |
[2007-3-7 10:03:30] |
| [问：zy9914202] |
在视频处理方面，用FPGA处理视频压缩编码解码在成本和速度及开发环境上有哪些优势？ |
| [答：Dylan] |
FPGA 可以支持平行处理,所以在处理速度方面有很大优势,比如H.264协议,用DSP芯片比较难做实时处理 |
[2007-3-7 10:34:47] |
| [主持人：ChinaECNet] |
我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。 |
[2007-3-7 10:35:25] |
| [问：cj123_yu] |
能申请到免费样品吗或样品价格多少？ |
| [答：Howard] |
样品申请可以联系Altera授权代理商 |
[2007-3-7 10:35:42] |
| [问：cj123_yu] |
开发系统与传统系列兼容吗？ |
| [答：James] |
开放软件需要使用QuartusII。 |
[2007-3-7 10:36:45] |
| [问：xujian2005] |
怎样选择器件才能提高产品的性价比，是否应考虑产品升级时的预留冗余量？谢谢！ |
| [答：Owen] |
首先在QuartusII中code，然后根据设计量选择器件。保证设计逻辑量在芯片容量的80％是一个不错的选择。这样可以提高性价比和未来的冗余量。 |
[2007-3-7 10:37:35] |
| [主持人：ChinaECNet] |
在此回答问题的专家是Altera公司的：Penny Chu、Dylan Wang、Antony Yang、Owen Tang、James XU、Howard Jia和Mikeson Wang。 |
[2007-3-7 10:38:47] |
| [问：xjg13706219455] |
请问专家,Altera有那些产品可用在消费类电子产品? |
| [答：Mikeson] |
消费类电子产品有量大，产品上市和周期短，低成本的要求，所以可以使用Altera 的低成本CPLD Max II系列，和低成本Cyclone II 系列，除了硬件之外，Altera还有软件产品帮助客户满足消费类电子产品的要求，比如Nios II 32位嵌入式软核cpu,可以灵活的把定制cpu嵌入到FPGA中，另外还有相关的IP, 比如通用的FFT, PCI, 等等，可以帮助客户缩短面世时间。 |
[2007-3-7 10:38:58] |
| [问：xjg13706
219455] |
消费类电子产品一般都用电池供电,要求功耗低,请问Altera公司有那些产品是低功耗的?达到什么样的水平? |
| [答：Dylan] |
CPLD: MAXII
FPGA: Cyclon II and Cyclon III
And also you can use the hardcopy as the structured Asic. This will be the very low power supported |
[2007-3-7 10:40:02] |
| [问：xiejian831] |
全局时钟信号的延迟是否最小？PLL的时钟是否自动定位为全局时钟信号？ |
| [答：James] |
全局时钟信号的延迟比从IO输入时钟信号的延迟要小。PLL的时钟信号可以选择多种时钟输入源，不一定是全局时钟信号，通常情况下选择全局时钟信号效果比较好。 |
[2007-3-7 10:40:05] |
| [问：leoxie2007] |
fpga 据我看现在只是在通信和医疗上面用得比较多，它能成为消费类产品的首选，其价格和可操作性上面是否比固化的好呢 |
| [答：Owen] |
是的，FPGA的可编程特性使得它可以灵活的设计成客户的应用方案。这是区别与固化的ASSP的。
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[2007-3-7 10:40:20] |
| [问：pulan] |
哪几种jtag支持max II的擦写？ |
| [答：Owen] |
所有的MAXII芯片都支持JTAG编程和擦写
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[2007-3-7 10:40:52] |
| [问：yuanxh] |
定制后可在多长时间内完成？除消费类电子产品外，其它类型的产品定制是否接受？ |
| [答：Antony] |
根据器件容量不同，这个时间不是固定的，一般情况下逻辑下载到器件中所用的时间是毫秒级的。
理论上说，PLD可以实现各种不同的数字逻辑功能。除消费类产品外，PLD还可以用于通信产品，军用产品以及其他很多产品类型中。 |
[2007-3-7 10:41:40] |
| [问：xiejian831] |
如何为PLL加约束，是在输入端加，还是在输出端？ |
| [答：Dylan] |
We can constrain the PLL on the both sides by the PLL mega wizard. |
[2007-3-7 10:42:17] |
| [问：pulan] |
MAX II CPLD擦写次数是多少次？ |
| [答：Mikeson] |
MAX II CPLD擦写至少1000次 |
[2007-3-7 10:43:54] |
| [问：cj123_yu] |
最大功耗有多大？ |
| [答：Dylan] |
It depends on the design.
You can use the Power evaluation tool in the QuartusII to estimate the power. For the static power, we have the list in the documents. |
[2007-3-7 10:44:23] |
| [问：ecnanjing_EBY7E] |
一般来说,手机的体积很小,象额外的FPGA器件能否安排得下?请较,如何安排? |
| [答：James] |
现在，Altera的PLD已经提供小尺寸的封装，这些封装就是定位于便携式产品的市场，譬如一些媒体播放器等产品。可以参照具体的数据来选择。 |
[2007-3-7 10:46:31] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2007-3-7 10:46:51] |
| [问：Shidu] |
如何在CYCLONE中做差分输入?如4选1的MUX. |
| [答：Howard] |
Cyclone及CycloneII系列FPGA均支持差分信号的输入，如LVDS。QuartusII中选择正确的IO Standard，IO bank需要接正确的Vccio，IO外部接适当的匹配电阻。 |
[2007-3-7 10:47:03] |
| [问：ecnanjing_EBY7E] |
MAX II构架的CPLD与传统的CPLD构架有何不同,传统的CPLD设计的电路能否直接移植到MAX II? |
| [答：Owen] |
MAXII吸收了CPLD和FPGA的设计理念，它既可以实现一次下载后数据的保持，同时也采用了类似与FPGA的LE架构，提高性能。
传统CPLD设计可以无缝的移植到MAXII上来 |
[2007-3-7 10:48:24] |
| [问：xuhai808] |
采用Quartus II设计时,时钟使能（clock enable）是如何保证时钟skew，需要加约束实现么？ |
| [答：James] |
需要根据具体的设计来看，一般低速的设计时钟的skew可以满足要求，如果对skew要求比较高，可以在软件当中加一些约束条件，来提供系统的性能。 |
[2007-3-7 10:49:44] |
| [问：qsy1026] |
使用CPLD实现电平转换，采用那种软件设计?复杂度如何？ |
| [答：Howard] |
只需使用Altera开发软件QuartusII，给不同的IO bank分配不同电平的IO标准，即可实现电平转换。和一般的PLD开发方法一致。 |
[2007-3-7 10:50:46] |
| [问：roddick] |
Actel的PLD器件,静态模式下的功耗可达5微瓦,和Actel低功耗器件相比,Altera有些什么优势? |
| [答：Antony] |
PLD器件的静态功耗与芯片的制程相关，目前芯片业界使用的制程基本上都是一样的。所以在器件功耗方面，Altera的器件性能和我们竞争对手的产品相比没有太多区别。
另外，Altera的产品系列与竞争对手相比非常完善，可以满足用户的各种不同的需求。在其他很多方面，我们的产品都提供了别的公司的产品不能相媲美的性能。您可以对比我们相关的器件文档和我们竞争对手的文档来了解到这些。 |
[2007-3-7 10:51:21] |
| [问：lucida] |
Altera的IDE软件是否能支持VHDL和VerilogHDL混合编程? |
| [答：Dylan] |
Yes. We can support the mix language for sure. |
[2007-3-7 10:51:29] |
| [问：roddick] |
和ASSP芯片组相比,Altera在性能和价格上有些什么优势? |
| [答：Owen] |
Altera CPLD和FPGA性能可完全与ASSP芯片媲美。同时由于
Altera是业界最大的CPLD供应商，其巨大的出货量保证了芯片价格的优势。 |
[2007-3-7 10:52:08] |
| [问：pulan] |
用max II来完成一个i2c的功能需要多少LE? |
| [答：James] |
需要根据具体的设计要求来看，看是要完成I2C的master还是slave，在Altera的开发软件当中，提供了相应的Core，可以实际选择一些参数进行评估一下！ |
[2007-3-7 10:53:01] |
| [问：zy9914202] |
有H.264IP核吗？ |
| [答：Dylan] |
We don"t have the existed H.264 IP core. But we have two AMPP thirdparty compnies, they have the H.264 IP core, which can be implemented into Alter FPGA |
[2007-3-7 10:53:49] |
| [问：pulan] |
请介绍一下maxＩＩ的加密方面的功能。谢谢 |
| [答：Owen] |
MAXII是一款优秀的加密解决方案芯片。Altera提供了FPGA Design Security Solution Using MAX II Devices 给客户。请到www.altera.com下载此文档获得更多信息。 |
[2007-3-7 10:54:20] |
| [问：surroy] |
请问Cyclone II 及III系列能满足工业应用领域高可靠性要求吗,有实际应用案例吗 |
| [答：Howard] |
Altera的FPGA和CPLD产品均提供工业级产品，可以满足工业应用。有广泛的实际应用案例。 |
[2007-3-7 10:55:43] |
| [问：hjwang] |
在噪声要求较高的设计中，FPGA是否会引入较强噪声？如果会在设计中应注意什么问题已降低FPGA引入的噪声 |
| [答：Antony] |
不会，我们的器件在生产过程中已充分考虑了逻辑及布线性能以避免数字逻辑中可能产生噪声的条件。只要您在片外逻辑中充分避免了噪声情况的发生，FPGA可以完全实现您想要的逻辑功能。 |
[2007-3-7 10:56:19] |
| [问：lucida] |
Altera的FPGA器件能工作在1.2V吗?此电压下，所能容许的最高输入信号为多大？输出信号能达到多少？谢谢！ |
| [答：Mikeson] |
取决于使用Altera的什么器件，比如Cyclone II工作在1.2v, Stratix III（高性能FPGA)可以工作在1.2V以下。此电压下，所能容许的最高输入信号为多大？输出信号能达到多少？ 拿Cyclone II来说，Vccio, 支持3.3v, 2.5v, 1.8v, 1.5v. 具体可以根据选用的器件查找产品手册，DC Characteristics & Timing Specifications. |
[2007-3-7 10:56:21] |
| [问：xjg13706219455] |
用在消费类电子产品,Altera的FPGA器件有那些成功的案例? |
| [答：Mikeson] |
成功的案例很多，有三星， LG的显示设备 ， 有TCL-Thomson电视，等等。具体可参看http://www.altera.com/corporate/cust_successes/customer_showcase
/view_industry/csh-vindustry-consumer.jsp |
[2007-3-7 10:59:59] |
| [问：qsy1026] |
MAX II 在哪种情况下会自动停机及自动启动？具体功耗为多少? |
| [答：Dylan] |
It won"t happen until the design control the board reset. |
[2007-3-7 11:00:33] |
| [问：dnsland] |
请问Altera的低功耗器件在系统中应用时是否还需要加散热器? |
| [答：James] |
不需要 |
[2007-3-7 11:01:44] |
| [问：王鑫] |
请问贵公司是否能提供一些thin client的设计方案 |
| [答：Mikeson] |
什么是thin client的设计方案？能否具体一些。Altera有参考设计可以选择，http://www.altera.com/support/examples/exm-index.html |
[2007-3-7 11:01:48] |
| [问：pulan] |
epm240是不是可以3.3v供电，也可以2.5v供电？ |
| [答：Howard] |
是的，3.3V,2.5V均可。EPM240G只能1.8V供电。 |
[2007-3-7 11:01:51] |
| [问：ecnanjing_EBY7E] |
MAX II内置震荡器的功耗会有多大? |
| [答：Antony] |
这个内置振荡器的功耗非常小，且只有在你使用MAXII内部的UFM模块是才会启用，在使用MAXII器件时您完全可以忽略它的功耗。 |
[2007-3-7 11:01:53] |
| [问：lucida] |
请问专家,影响FPGA功耗的因素有那些?在设计阶段如何降低FPGA的功耗以便能用在消费类电子产品中? |
| [答：Owen] |
FPGA的功耗分静态，动态和IO功耗三方面。我们可以通过设计优化降低动态功耗。方法有：在QuartusII里面功耗优化和布线，采用合理结构关闭不使用的内置memory单元等 |
[2007-3-7 11:02:08] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2007-3-7 11:03:53] |
| [问：fyge_free] |
当我在一个BANK下，已用了一组差分端口；而另外的端口我想用作一般的I/O口，如何设置？ |
| [答：Antony] |
在一个Bank中有没有使用差分端口不影响你设置其他端口为一般I/O端口。你可以在Quartus II的Assignment Editor中进行设置，Assignment name选为I/O standard. |
[2007-3-7 11:05:47] |
| [问：harmony1546] |
请问, 当用FPGA设计差分线时，差分线最高能运行的速率有多高? |
| [答：Owen] |
差分LVDS在Stratix家族可达到1G的速率，在StratixIII达到了1.25G。如果使用FPGA自带的transceiver block,差分速率更可以达到6.3G
|
[2007-3-7 11:06:11] |
| [问：yangchao1] |
什么是ASSP? |
| [答：Antony] |
Application-Specific Standard Product |
[2007-3-7 11:06:49] |
| [问：harmony1546] |
Altera的SOPC器件有那些产品?是否能实现单片解决方案? |
| [答：Howard] |
SOPC不是某种器件，而是在可编程芯片上实现系统的方案。
基本上Altera的FPGA产品（Cylone，Stratix系列）均可实现单片系统解决方案，可根据性能和逻辑资源的不同选择不同的FPGA产品。 |
[2007-3-7 11:07:27] |
| [问：xiejian831] |
你好！可不可帮我介绍学习CPLD或FPGA的书或资料什么的? |
| [答：Dylan] |
The best documents is the user guide and the reference manual from Altera. We have a lot of good document to introduce the devices and the tools.You may refer to the following link:
http://www.altera.com/literature/lit-index.html |
[2007-3-7 11:08:28] |
| [问：tianrenwdj] |
在设计过程中，降低功耗的主要因素有哪些？一般采用的方法？ |
| [答：Owen] |
在设计中我们主要可以降低动态功耗，方法是：
1：动态关闭不使用的的内部memory模块或者改变内部memory的构建方法
2：在QuartusII中使用功耗为目标的优化和布线选这项
等 |
[2007-3-7 11:08:41] |
| [问：harmony1546] |
Altera公司能提供那些工具来估计FPGA的功耗?估计的精确性如何?价格如何? |
| [答：James] |
Altera软件里面提供了PowerPlay Power Analyzer Tool这个工具来评估和优化Altera PLD的功耗，这个工具是嵌入在软件里面的，如果参数设置合理的话，一般结果很接近实际的情况。 |
[2007-3-7 11:08:57] |
| [问：pulan] |
ａｌｔｅｒａ的提供常用的一些ｃｏｒｅ吗？例如ｓｐｉ，ｉ２ｃ，ｕａｒｔ等 |
| [答：Dylan] |
We have the SPI core. Uart core in the SOPC builder, and I2C as the reference design |
[2007-3-7 11:09:19] |
| [问：amoiv1] |
请问Altera专家,可否实现在线动态改变PLL参数？可否提供PLL参数计算的有效算法？可采用的设计软件是那种? |
| [答：Dylan] |
Yes, our PLL can suppor the re-configuration real-time. For the detail setting, you can use the PLL megacore wizard to enable this function. Every tools are included in the QuartusII |
[2007-3-7 11:10:48] |
| [问：wangzixiang] |
我所设计的产品是5V的平台，如何实现与MAXII的接口 |
| [答：James] |
MAXII的VCCIO设置为3.3V的时候，输出可以兼容5V TTL电压。对于输入来说，可以从支持PCI的Bank来输入信号，外部接上拉电阻，内部打开PCI的箝位二极管。如果管脚很多的话，建议使用一些电平转换的buffer,实现3.3V和5V的转换。 |
[2007-3-7 11:11:10] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2007-3-7 11:12:06] |
| [问：cowboyzb] |
FPGA中出现的时钟偏斜和延迟是什么原因?如何解决? |
| [答：James] |
引起的原因比较多，譬如外界的干扰，内部布线的延迟，驱动电流等等。解决的方法也比较多，需要考虑引起这些情况的原因，譬如可以使用PLL来提高时钟的性能，外部加一些零延时的buffer，调整布线等等方式。可以具体的参考一下Altera的design guide. |
[2007-3-7 11:14:07] |
| [问：dnsland] |
FPGA与CPLD有什么区别?在消耗类电子产品中怎么选择？ |
| [答：Owen] |
下载到CPLD的数据不会随着掉电而消失，而FPGA则不是。FPGA需要每次上电重新配置。这源于不同的工艺制成。
CPLD主要用于通用IO，组合控制等领域
FPGA由于有内置PLL，更多用于时序逻辑比较多的设计中。 |
[2007-3-7 11:14:14] |
| [问：hblvh] |
Altera 为消费类电子应用提供的IP内核和套件有那些?是否可以直接移植到自己的设计中?交付的费用呢? |
| [答：Dylan] |
We have a lot of IP cores. All of them are for the customer to use under their project. You can evaluate the IP cores for free before you make it in the final product. We call it opencore plus. After you are satisfied with the core, you can plan to purchase it. For the price, every core will be different. |
[2007-3-7 11:14:18] |
| [问：amoiv1] |
我需要小容量快速度的Stratix II 芯片，你们的哪个芯片比较适合？速度能达到多高? |
| [答：Howard] |
StratixII系列最小逻辑资源的型号是EP2S15，相当于15K逻辑单元。差分LVDS最快可以到1.25G。 |
[2007-3-7 11:15:14] |
| [问：yao.fan] |
用MAXII实现I2C和SPI转换工作频率最高能工作到多少？ |
| [答：Owen] |
这一点与设计有关，你可以提高设计的Fmax来提高转换频率。 |
[2007-3-7 11:15:50] |
| [问：wsehhbush] |
MAX II使用I2C 接口除了能够扩展接口，节省和扩展GPIO引脚，会不会出现如寻址冲突或者功耗之类（高密度IO引起的？）的弊端？ |
| [答：Dylan] |
As long as the design is proper, there won"t be the address confliction proble. And No worry about the high density IO. |
[2007-3-7 11:16:33] |
| [问：cj123_yu] |
能用于工业控制吗？能工作在强电磁干扰的环境下吗？ |
| [答：Owen] |
CPLD可以广泛的应用于工业控制领域的逻辑控制，IO扩展等功能。Altera CPLD对电磁干扰有相应的应对措施，从而使得它可以工作在恶劣环境中。 |
[2007-3-7 11:17:29] |
| [问：高鑫] |
如何估算消费类电子产品中所用的FPGA的散热问题？ |
| [答：Dylan] |
In the QuartusII, we have the Power evaluation tool to help you to evaluate the power of your project. And provide the cooling solution according to your power. As you know, the detail power depends on the projects. |
[2007-3-7 11:17:38] |
| [问：wsehhbush] |
通过MAXII使用不同的端口（I2C 和 SPI）来连接两个ASSP，需要注意什么？ |
| [答：Howard] |
需要注意不同的IO标准及IO电平。 |
[2007-3-7 11:17:50] |
| [问：cowboyzb] |
请问ASIC,ASSP和FPGA的具体区别在哪?性能上有何特点? |
| [答：Antony] |
这三种产品不是以性能区分的。
ASIC -- Application-Specific Integrated Circuit
功能确定的专用芯片，比如通信芯片，消费类电子芯片；
ASSP -- Application-Specific Standard Product
功能确定的标准产品，在不严格的情况下，可以是专用芯片，也可以是一个设计好的标准化的逻辑模块，如USB控制模块；
FPGA是通用芯片，它可以实现各种定制逻辑功能，用户需要自己设计逻辑模块并把它烧写到FPGA中。 |
[2007-3-7 11:18:46] |
| [问：sunhuaian] |
在支持电压电平转换的性能上，文中提到支持3.3， 2.5 和1.8 V供电电压,这是MAXII唯一可编程的3个电平吗？ |
| [答：Dylan] |
Yes, the internal core of MAXII is 1.8v. But also we can support 3.3 and 2.5. And only these |
[2007-3-7 11:19:06] |
| [问：xuhai808] |
请问,在同一个FPGA上跑多个时钟系统,时钟间的相互干扰,如何处理? |
| [答：Owen] |
Altera优化FPGA内部的布线资源，尤其是时钟资源。使得在芯片内部时钟间干扰异常微弱。当然客户可以通过自己的设计避免内部的误动作。 |
[2007-3-7 11:19:49] |
| [问：高鑫] |
Altera提供的免费的IP Core,和以后量产时需要许可证的IP Core是否有差别?需要作修改吗? |
| [答：Howard] |
免费评估的IP core是一样的，区别仅在不能产生POF文件，只能产生时间限制的SOF下载文件，用于板上调试。购买License后不需修改设计。 |
[2007-3-7 11:23:49] |
| [问：dnsland] |
请问,Altera的MAX系列和Cyclone系列,谁更适合用于消费类电子产品?有成功用于手机或PMP的例子吗? |
| [答：Dylan] |
MAX is the CPLD device, and Cyclone is the FPGA device. The MAX is more fix, because of the lower power, and easier configure solution |
[2007-3-7 11:24:11] |
| [问：wliush] |
MAXII可否用来驱动LCD?有相应的IP吗? |
| [答：Mikeson] |
暂时没有相关的IP,不过可以参考以下的设计来实现。http://www.altera.com/support/examples/exm-index.html |
[2007-3-7 11:24:52] |
| [问：hblvh] |
Altera的四大类器件(MAX, Cyclone, Stratix和Hardcopy)中,功耗最低的是那系列产品?性能最高的是那些系列? |
| [答：Owen] |
性能比较依次是MAX<Cyclone<Stratix<Hardcopy.功耗依次是Hardcopy<MAX<Cyclone<Stratix |
[2007-3-7 11:25:48] |
| [问：leoxie2007] |
有没有相关的培训啊 |
| [答：Mikeson] |
当然有，可以联系我们的代理，并且关注我们的中文网站
http://www.altera.com.cn/education/courses/training-notice.html |
[2007-3-7 11:26:37] |
| [问：jackfjg] |
MAX II 采用的新的逻辑体系结构，除了引入I2C接口，还有哪些表现？ |
| [答：Howard] |
最主要的结构变化在于使用查找表（LUT）结构的逻辑单元（LE）作为基本单元。还提供了用户可用的片上FLASH（UFM）。 |
[2007-3-7 11:27:23] |
| [问：ecnanjing_EBY7E] |
在同一片MAX II上是否可以同时支持5V,3.3V,2.5V,1.8V这样多电平的各种接口的桥接?. |
| [答：Antony] |
可以，MAXII器件的I/O管脚上提供了几个I/O bank.每个bank可以配置为不同的接口电平，使用这个性能就可以支持多电平接口了。你可以查阅MAXII数据手册来了解更多详情。 |
[2007-3-7 11:28:40] |
| [问：amoiv1] |
Altera FPGA及CPLD在消费类电子领域的应用，主要在那些方面?有成功案例吗？ |
| [答：Mikeson] |
有，显示设备等等。可以参看http://www.altera.com/corporate/cust_successes
/customer_showcase/view_industry/csh-vindustry-consumer.jsp |
[2007-3-7 11:28:54] |
| [问：czhao] |
MAXII主要可以应用在哪些领域? |
| [答：Mikeson] |
Max II CPLD 主要起到粘合逻辑的作用，应用相当广泛，主要是I/O扩展，电压管理，系统配置，等等。 |
[2007-3-7 11:31:11] |
| [问：pulan] |
max II 上电瞬间i/o电平固定吗？可以控制吗？有复位控制吗？ |
| [答：Dylan] |
When the power is up. the I/O is on the tri-state. It can"t be controlled. Since the device is not configured yet. |
[2007-3-7 11:32:48] |
| [问：cowboyzb] |
目前Altera的可提供的IP核有多少?如何用IP核进行设计? |
| [答：Owen] |
Altera提供几十中不同领域的IP核。客户可以在QuartusII软件中通过菜单例化IP核。只需要填写相应的参数在图形界面中，IP核的code就会自动产生。然后客户可以将IP核与自己的code连接上即可工作。 |
[2007-3-7 11:33:39] |
| [问：量子] |
成本优势体现在哪些方面？ |
| [答：Antony] |
Altera PLD产品的单位逻辑资源的价格远低于我们的竞争对手的产品，且性能上不相上下。 |
[2007-3-7 11:34:03] |
| [问：laulist] |
设计中的逻辑密度是不是会影响全局时钟所能达到的频率？如何处理这一关系? |
| [答：Dylan] |
The logic density won"t affect too much on the frequency. But the combinational logic between the registers can affect more. The best way is to concern it during the coding. |
[2007-3-7 11:34:19] |
| [问：jackfjg] |
Altera公司有那些设计工具可支持MAX II器件？ |
| [答：Howard] |
使用Altera设计软件Quartus II，最新版本6.1。 |
[2007-3-7 11:34:40] |
| [问：ldhong] |
为了使CPLD能工作稳定,如何对时钟电路进行匹配? |
| [答：Dylan] |
As long as you can keep the clock signal clean on board, not too much niose distort. It should be fine. |
[2007-3-7 11:36:56] |
| [问：wliush] |
MAXII提供的片上FLASH可擦写次数是多少?有片上RAM提供吗? |
| [答：Dylan] |
Flash can support 1000 times. There is no on chip RAM on that device. But we have the user flash you can use. |
[2007-3-7 11:37:43] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2007-3-7 11:38:52] |
| [问：ldhong] |
Stratix II的内部资源比Cyclone多, 除了速度快以外，还有其他性能上的优势吗？是否可用在DTV/HDTV上? |
| [答：Owen] |
StratixII使用ALM的架构，这不同与Cyclone的LE架构。架构上的不同使得StratixII芯片在优化和布线上都优于Cyclone。
StratixII可以方便的应用于DTV、HDTV领域。 |
[2007-3-7 11:39:01] |
| [问：giantsky] |
MAX II 的LE与Micro的对应比率是在做任何逻辑功能时都相同的吗？在何种情况下分别达到最大和最小？比如如果我需要作大量的组合异步逻辑，比率会是多少？ |
| [答：James] |
在有些情况下有一些差异，譬如组合逻辑和时序逻辑。其实用户可以看一下MAXII实现逻辑的部分，里面是LUT和DFF，这样比较好评估。大量组合逻辑设计，可能消耗比较多的LE |
[2007-3-7 11:39:32] |
| [问：lishude] |
选择合适消费电子用的FPGA,主要原则应该有那些因素?容量和设计工具哪个占主要? |
| [答：Dylan] |
The most important thing is the price I think. Thus the device selection should be most important thing. Our QuartusII can support all of the device design. Thus the tool is not the issue here. |
[2007-3-7 11:39:52] |
| [问：laulist] |
Altera有那些器件可直接与5V TTL接口?需要加电平转换器吗? |
| [答：Antony] |
Altera最新的FPGA系列，如Cyclone/CycloneII, Stratix/StratixII，均可以直接与5V TTL接口；CPLD中，MAXII和MAX系列中的一部分器件可以接5V TTL。FPGA新的器件系列中在I/O模块中有一个PCI嵌位二极管用于与外部5V TTL相连，他们不需要外接电平转换器。你可以查阅相关的器件文档了解更多信息。 |
[2007-3-7 11:40:20] |
| [问：高鑫] |
请问专家,Altera的那种FPGA可用于LED屏显示控制全彩屏的灰度?如何进行灰度修正？ |
| [答：James] |
所有的FPGA都可以。灰度修正可以参考一下一些在视频信号处理里面常用的校正的算法。 |
[2007-3-7 11:40:24] |
| [问：pulan] |
max II自动控制断电有没有典型电路提供？想应用这个放案 |
| [答：Howard] |
可以参考Application Note 422 （Power Management in
Portable Systems Using MAX II CPLDs）：
http://www.altera.com/literature/an/an422.pdf |
[2007-3-7 11:40:30] |
| [问：lishude] |
请问专家,Altera Stratix II 实现的NIOS II处理功能有那些?和通用的DSP器件有无差距? |
| [答：Dylan] |
NiosII is a RISC CPU. It can"t support as high frequency as the DSP processor. But you can design the extra components and custom instrcution to accelerate the operation. And also you can put more than one CPU into the single device. For example 10 to support multiple channel applications |
[2007-3-7 11:41:36] |
| [问：laulist] |
如何对FPGA或PLD所加的散热器进行设计? |
| [答：Owen] |
请参考http://www.altera.com/support/devices/power/thermal/pow-thermal.html。
通过核心温度和环境温度计算可以得到所需散热片的性能参数。然后按照此参数选择合适的散热片。 |
[2007-3-7 11:42:41] |
| [问：songdy] |
利用MAXII做一个100MHZ的DMA控制器需要注意那些问题（高速AD采样，数据自动存入RAM）？ |
| [答：Dylan] |
What you need to do is just the external memory interface. Depends on the memory, you need to adjust your design. And the data bus and address bus should be within the small skew so that the data can be captured. |
[2007-3-7 11:43:04] |
| [问：jiahw] |
CPLD在保密方面如何进行处理？ |
| [答：Howard] |
Altera CPLD在编程时加入安全位（Security Bit）设置，可以防止读出片内程序。 |
[2007-3-7 11:43:06] |
| [问：jiahw] |
最新的Quartus 版本是什么？ 有一些什么新的特点？ |
| [答：Mikeson] |
Quartus II 6.1,三月份马上要发布更新版本的Quartus II 7.0,主要是对新器件的支持，另外，SDC(Synopsis Design Constraint)Timequest 功能可以方便支持复杂时序和源同步设计，SDC是ASIC时序分析的标准，有了timequest后，以后对于Asic设计人员来讲分析FPGA时序更轻车熟路了。还有就是包括64位操作系统支持，减少编译时间。具体可关注。另外值得一提的是，在Quartus II 6.1中还有互动学习这个功能，如果是初学者的话，一定要安装Quartus II使用这个功能哦！ |
[2007-3-7 11:47:16] |
| [问：ldhong] |
请问专家,如何利用quartus II软件对设计中的多时钟域进行优化？ |
| [答：Antony] |
首先需要在QuartusII中进行时钟设置以便QII能在编译过程中辨别出设计中的所有时钟。对于跨时钟的时序路径，如果它只是物理上连接而不实现任何功能，请在QII中切断这种时序路径；另外，根据这些路径在您的设计中的功能不同，请在QII中使用multicycle等其他时序约束选项来限制这些路径的时序性能。根据不同的逻辑功能，所进行的设置也不尽相同，需要具体设计具体分析。 |
[2007-3-7 11:47:39] |
| [问：sunhuaian] |
一个MAXII 芯片最多能扩展多少个I/O？ |
| [答：Dylan] |
The maximum I/O of MAXII you can use is 272. |
[2007-3-7 11:47:40] |
| [问：pulan] |
max3128和epm240零售价格差不多。对于用户来说怎么来选择两者 |
| [答：Mikeson] |
推荐使用max II产品。因为是第二代max II系列产品。 |
[2007-3-7 11:48:01] |
| [问：pulan] |
epm240上面的两个全局时钟能否共用一个有源晶振？ |
| [答：Howard] |
如果驱动能力满足，可共用一个有源晶振。 |
[2007-3-7 11:48:46] |
| [问：zhongd14] |
和Cyclone相比,MAX II有那些优势?这些优越性能是怎样实现的？ |
| [答：Owen] |
MaxII是CPLD，而Cyclone是FPGA。两者架构不同，所以两者应用领域略有差别。MAXII在价格上面有各大的优势。 |
[2007-3-7 11:50:11] |
| [问：tianrenwdj] |
MAX II采用的新逻辑体系结构,与Actel, Xilinx等公司的FPGA相比,动态功耗优势体现在哪里？ |
| [答：Antony] |
首先，MAXII是一种CPLD产品，系统掉电其内部逻辑不会丢失。与我们竞争对手的CPLD产品相比，MAXII器件的工艺完全不同，这个完全不同的制程决定了MAXII器件的静态及动态功耗与其他CPLD产品相比低了很多。 |
[2007-3-7 11:51:23] |
| [问：ecnanjing_EBY7E] |
用MAX II来实现8位的PWM需要消耗多少片内资源? |
| [答：Dylan] |
It depends on how you do the design. |
[2007-3-7 11:53:19] |
| [问：zhongd14] |
MAX II系列能够提供的密度范围是多少？ |
| [答：Howard] |
EPM240最小，包含240个LE；EPM2210最大，包含2210个LE。 |
[2007-3-7 11:53:55] |
| [问：sunhuaian] |
MAXII 结合DSP功能了吗? |
| [答：Owen] |
没有，作为CPLD，MAXII没有内嵌的乘法器，需要客户自己做这部分逻辑。Altera所有的FPGA都有内嵌的乘法器。 |
[2007-3-7 11:55:03] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2007-3-7 11:55:23] |
| [主持人：ChinaECNet] |
所有问题均已提交给Altera公司的专家。座谈期间未回答的问题，Altera公司专家也会逐一回答，并在中电网上公布，请大家注意收看。 |
[2007-3-7 11:55:26] |
| [主持人：ChinaECNet] |
由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Altera公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Altera公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。 |
[2007-3-7 11:55:49] |
| [问：zhongd14] |
MAX II器件的不同封装之间引脚兼容吗？ |
| [答：Dylan] |
No |
[2007-3-7 11:56:26] |
| [问：wsehhbush] |
MAXII 为什么是CPLD 而不是FPGA，内部存储器类别的关系？ |
| [答：Owen] |
这和芯片内部FLASH的工艺制成有关。下载到CPLD数据可以保持，这也是MAXII的一个特性。所以我们把它归为CPLD。
FPGA工艺是SRAM。 |
[2007-3-7 11:58:53] |
| [主持人：ChinaECNet] |
由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Altera公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Altera公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。 |
[2007-3-7 11:59:13] |
| [主持人：ChinaECNet] |
由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Altera公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Altera公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。 |
[2007-3-7 11:59:28] |
| [问：lishude] |
在FPGA设计中,用原理图设计和用HDL语言设计相比有什么优缺点？ |
| [答：Owen] |
在初级阶段的设计者可以使用原理图的方法，这样比较直观。高级用户可以使用语言实现它。 |
[2007-3-7 12:00:27] |
| [主持人：ChinaECNet] |
在此，中电网特别感谢给予本次中电网在线座谈巨大支持的Altera公司，特别感谢专门在线回答各位听众（网友）提问的Altera公司的各位专家们，特别感谢各位听众（网友）积极热情的参与。 |
[2007-3-7 12:00:58] |
| [主持人：ChinaECNet] |
祝大家事业有成、生活愉快！欢迎多提宝贵意见，欢迎关注中电网，下次再见。 |
[2007-3-7 12:01:44] |
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