基于65nm技术的新一代Virtex平台- 赛灵思厂商_在线座谈

精彩问答

主题: 基于65nm技术的新一代Virtex平台
在线问答:
[主持人：ChinaECNet]	各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到Xilinx公司的专家就“基于65nm技术的新一代Virtex平台”举行在线座谈。在座谈中，您可就您关心的问题与Xilinx公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“基于65nm技术的新一代Virtex平台”的了解和掌握，而且能够为大家事业的发展带来裨益。	[2006-6-20 10:55:04]
[主持人：ChinaECNet]	在线问答之后，我们将组织一次别开生面的在线竞赛，检验一下您对此次在线座谈的掌握程度。凡参加在线竞赛者都有机会获奖，第一名提交测试表且答案完全正确者，将获得MP4播放器一部。第二名至第六名将获得SanDisk USB Flash Drive(1GB)。现场环节结束之后，我们将通过电子邮件将正确答案发给所有参与者。获奖者名单将在座谈完毕之后公布在中电网主页上,请大家密切关注中电网!	[2006-6-20 10:55:28]
[问：B03212316]	Xilinx的新一代Virtex平台能够给设计者带来什么设计上的优势或便利
[答：Alfred]	Virtex-5 带给用户的好处是多方面的，主要的罗列如下：轻松实现您的性能目标 ? 采用新的ExpressFabric?技术获得30%的性能优势实现性能最大化的同时，满足预设的功耗目标 ? 利用65nm ExpressFabric技术和低功耗IP块将动态功耗降低了35% 解决信号完整性设计难题，简化PCB布线 ? 第二代稀疏人字形（sparse chevron）封装降低了SSO噪声和串扰，这对于实现大带宽并行接口（如存储器接口）的可靠运行十分重要 ? 基片旁路电容和独特的管脚布局简化了PCB设计，改善了功率完整性，并降低了系统成本提前完成设计 ? 超过200个已经过验证的IP核，帮助您更快完成设计，并降低风险 ? 利用ChipScope? Pro工具的实时验证能力缩短调试周期 Virtex-5 EasyPath? FPGAs 提供用于批量生产的免转换、成本削减方法	[2006-6-20 11:01:46]
[问：woodkitty]	能否比较一下stratix III 和 Virtex5?
[答：Alfred]	Xilinx Virtex-5 是全球首款65nm FPGA产品，其中三个型号Virtex-5 LX50、LX85 和 LX110 现以发货。中国的不少媒体以及部分客户已经观看了Virtex-5的现场演示。Xilinx 的几十个早期客户也开始将 Virtex-5用于新产品设计。而我们的竞争对手最近才公布其产品计划，根据以往的经验，从产品计划到中国客户可以买到器件会间隔一年以上。在功耗方面，Xilinx 在90nm的Virtex-4已经采用了三层氧化物的工艺，实现比竞争对手90nm产品少1W~5W的低功耗指标，在65nm产品中我们继续在功耗方面的领先优势，Virtex-5 提供30%的逻辑性能提升，同时动态功耗进一步降低35%。Stratix-III 不得不跟随Virtex-4 和Virtex-5的功耗设计步伐，是可以理解的。谈到竞争优势，Stratix-III 还停留在计划阶段，要做具体的比较还太早。我们可以看到，Virtex-5 LX50、LX85 和 LX110的客户新增速度很快，因为Virex-5发货的样片比一份刚公布的产品计划更现实，客户乐于借助65nm FPGA提升自己的产品优势。	[2006-6-20 11:02:20]
[主持人：ChinaECNet]	我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。	[2006-6-20 11:02:39]
[主持人：ChinaECNet]	在此回答问题的专家是Xilinx公司的：Alfred Chow、Liang Xiaoming和Sharon Lian。	[2006-6-20 11:02:55]
[问：zhwps]	支持 virtex5 的ISE什么时候出来？
[答：Alfred]	ISE8.2 will support Virtex-5, and it will be available by end of June.	[2006-6-20 11:04:10]
[问：changqinglin]	请问新一代Virtex器件在信号处理方面（硬件资源）较目前市面上的FPGA有什么优势吗？谢谢！
[答：Alfred]	We offer DSPE48 in Virtex-5. It enhanced the performance of the DSP48 slice capabilities, so that it supports 25X18 multiplications running at 550MHz.	[2006-6-20 11:06:24]
[问：zhwps]	ISE 8.1i支持V5吗？
[答：Alfred]	ISE8.2 will support Virtex-5	[2006-6-20 11:06:40]
[问：bcfsch]	请问Virtex系列器件的低成本入门开发工具或开发板有提供么？或者国内第三方提供的开发平台？现在的原厂开发板都太贵了，尤其对于我们这些高校学生而言。
[答：Alfred]	Today, we offer the entire development system to our users, including: 1. ISE - the software system to start 2. ML501 - the evaluation platform including boards ready to use Those are the basic development system. Advanced users can leverage Xilinx other offering including ChipScope Pro for system debug and verification, PlanAhead for advance floorplanning, ML561 board for high speed memory interface design, etc. Additionally, we have program for university students, called XUP. Please visit our website for details.	[2006-6-20 11:11:00]
[问：yaoguaiws _AccelDSP]	相对于V4系列,V5无论是在资源的紧凑性(采用LUT6),还是性能上都有了提高(对角布线和Fmax=550MHz),但是成功的应用往往取决于工程师对device的熟悉程度. 请问在使用V5的时候,有什么更需要特别注意的地方么,相比V4或者S3系列?
[答：XiaoMing]	您提到“成功的应用往往取决于工程师对device的熟悉程度”，我也认同您的看法。 Virtex-5新器件，在具体设计考虑方面，建议大家： 1.研究Virtex-5器件的新特性.研究新特性对您的最终产品的潜在好处。 2.了解设计约束（1.0v内核供电，Clocking, IO banking，配置,PCB等） 3.采用最新版本的设计软件（综合，布线等）	[2006-6-20 11:11:07]
[问：kandyliuy]	V5在架构上有什么进步？只是工艺变化？
[答：Alfred]	Using advanced process technology is the key to reduce the cost of any FPGA. However, improvement breakthrough have to rely on architectural innovations. In Virtex-5, architecture has been innovated to have "Real 6-input LUT with symmetric diagonally interconnects", so that users will get 30% performance improvement. This is a brand new architecture.	[2006-6-20 11:15:29]
[问：yujiujiu]	独立LUT之间会在高频环境下，产生相互干扰啊？
[答：XiaoMing]	不会。XILINX在FPGA 设计阶段做了严格的仿真，出厂前的特性测试和量产测试都非常严格，请大家放心。而且，Xilinx的主要客户包括了所有技术领先的北美和欧洲大厂，他们作为Xilinx的早期客户了大量实际应用的测试，保证XILINX器件的稳定性可靠。因此广大的最终用户不需要担心这样的问题。独立LUT之间不会产生相互干扰。	[2006-6-20 11:16:37]
[问：mengwg]	什么是ChipSync?技术?
[答：Alfred]	ChipSync is a technology in every I/O of Virtex-4 and Virtex-5 devices. It helps designers to effectively implement source synchronous interface (e.g DDR2, SPI4) easily. In short, ChipSync includes: 1) Input delay chain in every I/O, so that designers can adjust the delay elements they wanted to insert in each differnt data pin or clock pin 2) A serdes so that it can serialize and deserialize data signals 3) Bit alignment and word alignment 4) Output delay elements, so that designers can easily interface source synchronous signal from FPGA to other chips. Most importantly, every I/O in Virtex-4 and Virtex-5 device has this capability, so that it gives users the maximize flexibility.	[2006-6-20 11:21:31]
[问：keeny]	能否详细介绍ASMBL的架构及其性能特点?
[答：XiaoMing]	ASMBL的架构是基于条带状的FPGA内部架构。所有资源模块按照条带状排步在FPGA内部，每个资源模块有不同的管脚、逻辑、DSP、时钟等资源比例。通过配置不同的资源模块，VIRTEX-5的多个系列可以为特定应用优化。性能方面，管脚排布和时钟性能在ASMBL架构中有较大改进。 ASMBL相对与传统的非条带化设计相比更加灵活。	[2006-6-20 11:21:58]
[问：gdrunk]	VIRTEX-5 有POWERPC吗以后会加上吗
[答：Alfred]	Virtex-5 includes four differnt platforms, they are: 1) Pure logic platform 2) DSP + serial connectivity platform 3) Logic + serial connectivity plaform 4) Embedded + serial connectivity platfrom We will have PowerPC to be included in the "Embedded + serial connectivity platform which is available mid-2007.	[2006-6-20 11:25:00]
[主持人：ChinaECNet]	各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。	[2006-6-20 11:26:50]
[问：zhwps]	V5的价格和V4比会怎样？V4的设计向V5迁移容易吗？
[答：Alfred]	V5 use 65nm process so that we are able to product device upto 330K logic cell, while we are able to reduce the wafer cost by 40%. With the saving in the wafer cost, we are confident to offer a very competitive price to our customer.	[2006-6-20 11:27:16]
[问：cfx912]	V5功耗比V4降低，是不是可以说是处理工艺由90nm转向65nm，核心电压由1.2V降为1.0V而产生的？
[答：Alfred]	Power consumption includes: dynamic power and static power. 1) Static power is mainly due to leakage current of a process technology. When we reduce the dimension of the process, oxide thickness reduced accordingly, and it implies the increase of leakage current. Thus, if we don"t address the leakage current issue at 65nm process, it will be a big issue. Xilinx introduced triple oxide technology since Virtex-4 and in Virtex-5, we improved the technology so that we are able to keep the leakage current to be at the same level as in Virtex-4. This is a big success. 2) Dynamic power consumption is very much depending on voltage and frequency. With the reduction of core voltage, dynamic power consumption has been reduced by 40% in Virtex-5.	[2006-6-20 11:32:04]
[问：52c51]	怎样才能得到贵公司FPGA开发平台呢?
[答：Alfred]	Please visit our website and find the nearest distributor. www.xilinx.com	[2006-6-20 11:32:35]
[问：bob007]	Virtex-5FPGA中的时钟是如何进行管理的?和Virtex-4有何不同?
[答：XiaoMing]	Virtex-5的时钟引入了CMT的模组，改进如下： 1. DCM性能更好。 2. 引入了PLL，有效减少JITTER. PLL和DCM可以级联。 3. 内部时钟树性能更高 4. Banking 和区域时钟的性能和灵活性进一步提高。与VIRTEX-4相比，最显著的不同是引入了PLL，合成的高频时钟性能更高。	[2006-6-20 11:33:30]
[问：frankb]	Virtex-5 FPGA中包含了那些IP核?许可证费用大概多少?
[答：Alfred]	All of the soft IP will be ported over to Virtex-5. And the licensing fee varies. As for the hardened IP, to name a few:- 1) Enhanced BlockRAM, support upto 36Kbit, it can be configured to be a FIFO and it can be used as a 72-bit sigle port RAM. It also has ECC function. 2) DSPE48, it support a wide dynamic range 25X18bits mulitplication, which is good for floating point operations. 3) ChipSync technology to make the design of source synchronous interface easy at every I/O 4) Newly designed clock tile to include DLL and PLL to minimize clock jitter and generate precise phase clock.	[2006-6-20 11:40:51]
[问：nudtlgh]	功能强大的Virtex-5 FPGA主要用在什么地方?价格如何?它的潜在用户是谁?
[答：Alfred]	高端FPGA产品已经在某些领域用于量产的产品。根据以往的数据，在中国市场上，高端产品的销售比例会达到40％以上。Xilinx预计全球高端FPGA产品市场将达到几十亿美金。中国高速成长，更多的企业拥有自己核心的知识产权，很多企业愿意将FPGA作为自己的知识产权承载平台，因此高端FPGA产品用量成长非常喜人。	[2006-6-20 11:41:27]
[问：gdrunk]	VIRTEX5 和 VIRTEX4之间的选择从哪方面考虑
[答：XiaoMing]	根据不同的客户群，有不同的考虑， 1.对于Virtex-5的新特性会对最终用户的产品产生非常关键的帮助的情形，可以要求加入Xilinx Virtex-5早期客户计划。 2.大多数客户可以根据自己的产品计划采用。给大型用户的建议：现在就可以开始具体评估Virtex-5产品给一般中小型用户的建议：在3个月后开始评估Virtex-5产品。	[2006-6-20 11:44:29]
[问：smartbits]	Virtex-5延迟的降低,主要是由那几种因素影响?
[答：Alfred]	The improvement in performance is mainly due to ExpressFabric: 1) Symmetric diagonal interconnect: It reduces the interconnect delay from one CLB to others. The idea is to offer direct connection diagonally so that we can minmize the number of "hop" (switch) that a signal has to go through 2) Real 6-input LUT, it minimize the number of logic level required, so that it accelerates the computation time required within a CLB. As a result, performance in Virtex-5 increased by 30% comparing to Virtex-4.	[2006-6-20 11:45:51]
[问：sunward]	I am late being online. Please introduce more about the new features of MGT/RocketIO in V5 chips.
[答：Alfred]	Virtex-5 has four platforms, today we only announced the logic platform. MGT/RocketIO related plaform will be introduced later on the year.	[2006-6-20 11:47:10]
[问：duckulla]	6输入LUT和4输入LUT相比,在资源利用和性能有什么突出的优点?
[答：XiaoMing]	6输入LUT和4输入LUT相比，由于布线面积缩减，性能会得到提升。而且,Xilinx的真正6输入LUT在资源效率方面比伪6输入LUT可以实现更多的功能，效率更高。 6输入LUT最直接的好处就是对局部布线资源的使用量大大降低，逻辑级数降低，不仅节省了LUT资源，还节省了局部走线资源，因此整体性能大幅提升。	[2006-6-20 11:49:28]
[问：cfx912]	V5什么时候可以批量供货？？？可以保证吗？？？样片如何得到？？？
[答：Alfred]	Xilinx Virtex-5 是全球首款65nm FPGA产品，其中三个型号Virtex-5 LX50、LX85 和 LX110 现以发货。中国的不少媒体以及部分客户已经观看了Virtex-5的现场演示。Xilinx 的几十个早期客户也开始将 Virtex-5用于新产品设计。	[2006-6-20 11:49:28]
[问：mage1982i]	Virtex-5支持串行SPI flash PROM配置有什么意义？
[答：Alfred]	SPI flash PROM is a commonly used interface in commodity flash. With the support of this interface, users can easily purchase off-the-shelf flash to program Virtex-5 at low cost.	[2006-6-20 11:50:50]
[问：smartbits]	Virtex-5 FPGA在内部互连技术有何新的突破?它的延迟和资源利用的性能如何?
[答：XiaoMing]	Virtex-4 和Virtex-5 FPGA在内部互连技术上都采用差分的内部时钟树，在低延迟和内部信号完整性方面领先对手整整两代。 Vitex-5的对角走线技术对降低内部时延和减少布线时间方面起到关键作用。	[2006-6-20 11:53:04]
[主持人：ChinaECNet]	所有问题均已提交给Xilinx公司的专家。座谈期间未回答的问题，Xilinx公司专家也会逐一回答，并在中电网上公布，请大家注意收看。	[2006-6-20 11:56:07]
[主持人：ChinaECNet]	由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Xilinx公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Xilinx公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。	[2006-6-20 11:56:28]
[主持人：ChinaECNet]	在线问答之后，我们将组织一次别开生面的在线竞赛，检验一下您对此次在线座谈的掌握程度。凡参加在线竞赛者都有机会获奖，第一名提交测试表且答案完全正确者，将获得MP4播放器一部。第二名至第六名将获得SanDisk USB Flash Drive(1GB)。现场环节结束之后，我们将通过电子邮件将正确答案发给所有参与者。获奖者名单将在座谈完毕之后公布在中电网主页上,请大家密切关注中电网!	[2006-6-20 11:56:45]
[主持人：ChinaECNet]	在此，中电网特别感谢给予本次中电网在线座谈巨大支持的Xilinx公司，特别感谢专门在线回答各位听众（网友）提问的Xilinx公司的各位专家们，特别感谢各位听众（网友）积极热情的参与。	[2006-6-20 11:57:30]
[问：bob007]	Virtex-5的I/O技术有什么特点?请介绍Sparse Chevron封装技术和它的好处.
[答：Alfred]	In every I/O design, the most challenging part is to support multiple interface EASILY with high signl signal. 1) Every Virtex-5 I/O is the same, it not only support multiple interfaces, but it also offer flexibility and ease of design to users. It has ChipSync technology so that designers can easily design their source sychronous interfaces (e.g DDR/DDR2, SPI4) 2) It offers Sparse Chevron pachaging technology to ensure signal quality at every I/O pin. Please note that design high speed interface will easily induce simultaneously swithcing nosie (SSO) into the device. The cause of SSO is due to the package inductance. Sparse Chevron technology is what we introduced in Virtex-4 to reduce the mutual inductance of the FPGA. In short, it makes every signal I/O to have a GND pin and VDD pin next to it. Thus, the return path of the signal from VCC to GND will be minimized, so does the mutual inductance. As a result Virtex-4 proved to have 4X-7X better in signal quality comparing to our competitor"s offing.	[2006-6-20 11:57:48]
[问：waterbird]	请问专家,Virtex-5中的存储器接口有那些?数据速率,数据宽度和带宽有多高?
[答：XiaoMing]	Virtex-5中的存储器接口： 1. 内部分布式RAM, 小容量的灵活组合。 2. 内部BlockRAM, 中等容量，自带FIFO逻辑。 3. 外部 DDR,DDR2 SDRAM,QDR SSRAM,RLDRAM,ZBT SSRAM等都可以支持。举例Virtex-5可以支持DDR667以及更高的能力。具体带宽和输率请上www.xilinx.com的memory 页面了解。通常Xilinx公布的初期数据会比较保守和稳健，随着量产产品数据不断积累，会适时提升技术指标。	[2006-6-20 11:59:35]
[问：mayongtao]	virtex-5最大的容量是多少？含有多少dsp块？
[答：Alfred]	The biggest Virtex-5 LX device will be LX330, it has 330K logic cells, it double the size of any FPGA exisit in the market today. Imagine that you will be able to use one Virtex-5 to replace any two or thress pieces of FPGA on your board today. As for DSP slice, the largest number available will be from the future DSP+serial platform. It will soon be available by the end of the year.	[2006-6-20 11:59:46]
[问：duckulla]	请介绍Virtex-5的时钟抖动和抖动滤波的性能.时钟能有几种接口?
[答：XiaoMing]	Virtex-5的时钟系统设计用于最高550Mhz的工作频率，在时钟抖动和抖动滤波的性能指标方面都是互相配合的。具体的技术指标在器件数据手册中有公布。时钟接口电平标准方面支持单端和差分的输入形式,具体列表在器件数据手册中有公布。	[2006-6-20 12:03:42]
[问：sunward]	为了符合以前LUT4的架构特点，我们以前在RTL源码里面书写了对应的4-input的逻辑设计，请问将以前设计的源码直接编译到V5器件，综合器是否可以进一步把4-input优化到6-input的LUT6资源？或者说，我们应该修改源码获得更优的性能？
[答：XiaoMing]	大多数情况下，综合工具会发挥6输入LUT的特点，将4-input的逻辑设计和其他少输入的逻辑综合到新的器件架构中。这部分和综合工具的成熟程度相关。对于个别特殊的设计，特别是有绝对和相对定位约束的部分，设计者可能需要更新定位信息。	[2006-6-20 12:15:04]
[问：zhwps]	如果采用V2设计的产品，当转换到V5时需要注意哪些问题？
[答：XiaoMing]	要注意电源部分设计，IO Banking，时钟部分，PCB走线，和新的开发工具。特别要注意电源部分，其他部分也要了解。	[2006-6-20 12:18:01]
[问：zfxie]	V5 在SED上有什么改进吗？
[答：XiaoMing]	SED? 是不是打字打错了？假设你是想问SEU方面。Virtex-5增加的SEU的检查和报告功能。即使出现小概率的SEU事件，也可以及时检查出来，客户可以根据实际情况采用相应的恢复方式。	[2006-6-20 12:21:03]
[问：frankb]	Virtex-5的Block RAM有什么特点?如何控制它的功耗?
[答：XiaoMing]	Virtex-5的Block RAM的特点是粒度有变化，数据总线宽度增加，可以部分shutdown实现低功耗。在控制功耗方面，可以采用合理的级联方式和局部shutdown降低功耗。	[2006-6-20 12:23:17]
[问：mayongtao]	virtex5和ti dsp的芯片互联容易么？
[答：XiaoMing]	非常容易，根据不同的DSP型号可以选择通过EMIF接口,UTOPIA接口，RIO接口，串口等各种方式互联。xilinx.com上有相应的参考设计提供免费下载。	[2006-6-20 12:25:10]
[问：james_ou]	Is there a document that described how to uuse 64 bit ECC with a external NAND Flash memory ?
[答：XiaoMing]	此问题不属于本次网上讲座的内容，请通过其他途径询问。	[2006-6-20 12:26:47]
[问：sjzlqq]	matlab语言怎么转换为VHDL语言
[答：XiaoMing]	此问题不属于本次网上讲座的内容，请通过其他途径询问。	[2006-6-20 12:26:51]

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