在线座谈

热门关键字: 智能家居 高清 滤波 ESC 

关于本次座谈

座谈简介

目前模拟/数字转换器的采样率已高达1GSPS以上,因此数据转换系统必须作出相应的配合,例如,采用的模拟电路必须能够提供高频信号,并将之放大,才可支持这样高的采样率。工程师设计这类GHz采样系统时,必须小心考虑不同电路是否能够互相配合,例如模拟信号路径能否提供适当的支持?此外,系统捕捉高速传送的数字数据时,采样时钟能否作出配合?今次的网上研讨会将会详细讨论以上的设计问题,并提供多个解决方案以供参考。

精彩问答

主題:GHz采样系统设计的挑战
在线问答:
[主持人:ChinaECNet] 各位听众(网友),上午好!欢迎参加中电网在线座谈。今天,我们有幸邀请到美国国家半导体公司的专家就“GHz 采样系统设计的挑战”举行在线座谈。在座谈中,您可就您关心的问题与美国国家半导体公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力,不仅能够增进各位听众(网友)对“GHz 采样系统设计的挑战”的了解和掌握,而且能够为大家事业的发展带来裨益。  [2008-3-26 10:24:19]
[主持人:ChinaECNet] 我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。  [2008-3-26 10:26:23]
[问:oyyjcat] 请问一下,在GHz采样系统设计中微波采样有着怎样的优势? 
[答:Andrew Du] 可以直接射频采样,降低设备成本,减小系统体积  [2008-3-26 10:28:35]
[问:duanmu012345] GHz 采样电路硬件设计需要注意点什么? 
[答:Andrew Du] 1. PCB布局, 尤其是时钟电路。 2. 信号输入端匹配 3. ADC 和 FPGA 的连接,数据线要等长 4. 电源和地的滤波和布线  [2008-3-26 10:30:59]
[问:chlwke] 1 高速采样电路中的信号输入电缆选择的原则? 2 如保对输入信号进行处理才能保证信号不畸变? 3 采到的离散信号通常要进行什么样的数学处理? 谢谢! 
[答:Payne Wang] 一般来说高速采样使用的ADC使用的输入方式均为差分, 而实际输入给输入通道的信号为单端, 使用的线缆一般为阻抗匹配,分布均匀的电缆. 但需要注意电缆两端线路的阻抗匹配, 否则会产生信号反射. 单端信号需要转换成差分输入从而驱动高速的ADC, 例如使用我们的高速单转差的运放, 如LMH655x系列产品  [2008-3-26 10:34:58]
[主持人:ChinaECNet] 我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。  [2008-3-26 10:36:19]
[问:zhangyan24902490] 在高频采集中如何做抗干扰问题 
[答:Andrew Du] 1.屏蔽很重要。 2.电路板得分层,信号层下面一般有一个地层。模拟部分一般不与数字信号同层。  [2008-3-26 10:38:34]
[问:hopestone] 1,若高频采样数据通过总线传送,设计上需要考虑哪些问题? 2,怎样选择合适的AD 芯片? 
[答:Andrew Du] 1.数据线的等长,对数据传输损耗的补偿结束,比如加重/均衡 2.根据系统对SNR 和动态范围的要求选择合适的ADC。   [2008-3-26 10:38:47]
[问:xl_cumt] 如何在LAYOUT时保证不对信号产生影响,以求时钟不偏差。 芯片有没有时钟补偿的设计? 
[答:Noel Fung] Differential (e.g. LVPECL) clock will have benefit over single-ended (e.g LVCMOS) clock in this case. If the differential pair is closely spaced, correct impedance and same length, signal integrity can be maintained easily. Chipset usually does not have signal conditioning on the clock.  [2008-3-26 10:38:58]
[问:qizhi_liu] 使用贵公司的多个ADC芯片做交替采样,各个通道的性能差是否依然满足8位的性能哪?如果一定要这样做需要做些什么特别的注意? 
[答:Andrew Du] 可以满足。 一方面要注意模拟电路设计的一致性,包括器件和pcb布局。 另一方面,NATIONAL的ADC有不一致的补偿和校准功能。  [2008-3-26 10:41:20]
[问:luoaluo] 相配套的模拟信号放大线路的设计及期间选择需要注意的事项,那一款放大器比较合适? 
[答:Andrew Du] LMH6555/LMH6552都是比较合适的ADC驱动放大器。 在驱动放大器之前,LMH6703是比较合适的信号放大器  [2008-3-26 10:43:00]
[问:cdlwz] GHz采样系统主要应用在哪些领域?这样的系统对采样有什么特别的要求? 
[答:Andrew Du] 主要应用在高速数据采集和示波器行业,还有一些军事工业上。 这些行业的处理信号都比较快,所以要求采样率比较高。  [2008-3-26 10:46:32]
[问:xl_cumt] 如何保证采样时钟的质量,如何判断采样时钟的质量? 
[答:Noel Fung] we usually use jitter to represent the quality of the clock. since clock jitter affects ENOB, we must use good clock source. there are number of clock devices in the market, for example, National"s LMK03000, LMK02000 series clock conditioners can generate very good jitter clocks to clock ADC  [2008-3-26 10:47:22]
[问:jayguohust] “设计这类GHz采样系统时,必须小心考虑不同电路是否能够互相配合”请问主要要考虑那些电路的配合呢? 
[答:Andrew Du] 主要是放大器之间,放大器和ADC之间,ADC和时钟电路之间,ADC数据输出和FPGA之间。  [2008-3-26 10:47:45]
[主持人:ChinaECNet] 各位观众,现在用户提问很踊跃,专家正在逐一回答。请耐心等待您问题的答案,同一问题请不要多次提交。  [2008-3-26 10:48:34]
[问:oyyjcat] 请问GHz采样系统主要应用在哪些领域? 
[答:Andrew Du] 示波器行业,高速数据采集,一些特殊通信系统。  [2008-3-26 10:49:12]
[问:wangpanbao] 请问这种高频率的ad采样器对于对它的保护电路的设计有什么要求? 
[答:Noel Fung] Did you mean ESD protection?  [2008-3-26 10:51:02]
[问:chchp1] 在采样前端是否需要集成模拟缓冲器,以保证信号采样保持? 
[答:Andrew Du] 不需要,ADC集成采样保持电路  [2008-3-26 10:51:08]
[问:francois_wei] 1、系统捕捉高速传送的数字数据时,是否要加入类似于FIFO得先入先出机制,来缓解速度得不匹配?如果不是,那如何解决? 2、这种采样系统目前是否有较好得行业可以适用?能否举例说明其在通信领域具体得技术应用是什么? 
[答:Payne Wang] 1. 一般来说需要使用FPGA或者CPU直接对ADC进行读写操作,如果读取的速度,需要在输出增加Buffer. 现在我们的高速ADC的输出就会有buffer, ADC083000为3Gsps的高速ADC, ADC08B3000是带有输出buffer的版本. 2. 这样的高速ADC在我们日常使用的高速示波器,频谱分析仪都有广泛的使用. 在通信领域一般会使用到14位250Msps的ADC.一般芯片没有加输出缓冲, 是否需要在外部,可以根据使用的FPGA或者CPU的情况决定 [2008-3-26 10:51:40]
[问:fengbaotong] 请问在你们的时钟调整电路中,0.2ps的微调是如何实现的? 
[答:Andrew Du] 依靠SPI控制数字寄存器。  [2008-3-26 10:53:00]
[问:sszzjj] 请问专家:信号输入端如何更好的匹配? 
[答:Andrew Du] 主要要求放大器输出端与ADC 输入阻抗相等。  [2008-3-26 10:55:39]
[问:callancc] 这么高的频率,如何在传输数据的时候保证相位同步?谢谢 
[答:Andrew Du] 1.数据线等长 2.ADC自身的补偿校准  [2008-3-26 10:56:41]
[问:xl_cumt] 如何在正确采样有用频率的同时,尽可能消除其他频段的干扰?
[答:Andrew Du] 主要是在ADC之前加抗混叠滤波器  [2008-3-26 10:58:07]
[问:Yangwh] 对于GHz ADC来说,采用的不同电源(开关电源,线性电源,电池) 对其精度有影响吗? 
[答:Andrew Du] 推荐采用线性电源  [2008-3-26 10:58:46]
[问:zhaoz] 在视频图像采集系统设计中的应用前景如何?应注意什么问题? 
[答:Noel Fung] traditionally for video application, the resolution is 8-bit, nowadays, everybody is talking high-definition, so there is a trend that resolution will be increased to 10-bit.  [2008-3-26 10:59:14]
[问:oyyjcat] 请问在锁相环时钟发生器处于锁定状态时,参考信号和反馈信号时是同相的还是反相的啊? 
[答:Noel Fung] same phase  [2008-3-26 11:00:13]
[问:godwind] 对于GHz AD采样电路,有模拟和数字电路混合在一起,如何避免地反弹噪声对采样的影响? 
[答:Andrew Du] 一般把表层地分成数字地和模拟地,在中间层有一个大地把两种地可靠连接起来。  [2008-3-26 11:00:33]
[问:lijinbao2006] 示波器的ADC实时采样1G以上的怎么实现? 
[答:Andrew Du] 可以是多个ADC交叉采样,不过National的单个ADC已经可以达到3Gpbs  [2008-3-26 11:02:15]
[问:qinjinch21] 请问您设计的达到GHz采样这么高的采样频率,硬件是如何隔离外界来的干扰,以保证系统的稳定工作? 就FPGA通用硬件来说,目前芯片的工作频率不高,您看如何提高到GHz采样? 谢谢 
[答:Payne Wang] 一般, 电源, 地平面, 时钟 等等部分是比较容易对ADC构成干扰. 因此需要的到比较高的SNR或者ENOB, 1. 首先需要使用具有比较干净的电源; 2. 系统的布线, 需要保证具有比较干净的地平面,并尽可能不要跟其他器件共地,防止相互干扰产生噪声反弹; 3. 需要使用高质量的时钟源, 时钟信号线不要与其他任何走线交叉; 4. 需要提高到GHz采样率, 需要增加buffer.  [2008-3-26 11:03:04]
[问:oyyjcat] 请问ADC08D1000的功耗与以往的转换器有什么变化? 
[答:Andrew Du] 目前National的GIGA ADC 是业界功耗最低的。  [2008-3-26 11:04:06]
[问:callancc] 在以LVDS方式进行高速传输的时候,是否有传输的数据不可以出现连着3个0或者3个1这样类似的规定? 
[答:Noel Fung] that"s depends on whether the transmitter and receiver are DC-couple or AC-couple. For DC-couple, the only concern is the common mode voltage between TX and RX. For AC-couple, the run lenght issuse may pose a problem as you mention. In addition, the value of the capacitor used in AC-couple and the data rate will determine the run length  [2008-3-26 11:04:18]
[问:qizhi_liu] 对于输入信号带宽为250MHz的信号,请专家给出一些输入JFET的参考型号,谢谢! 
[答:Payne Wang] 输入信号-3dB的BW为250MHz, 那么采样信号最低需要为500Msps, 而要得到较高质量的信号,则采样率一般为4~10倍, 也就是说1G以上. 输入必须为差分信号, 可以看一下我们的LMH6555具有1.2GHz带宽的差分高速运放  [2008-3-26 11:06:14]
[主持人:ChinaECNet] 各位观众,现在用户提问很踊跃,专家正在逐一回答。请耐心等待您问题的答案,同一问题请不要多次提交。  [2008-3-26 11:06:37]
[问:cdlwz] 目前NS的ADC采样速率最高能达到多高?影响采样速率的提高有哪些因素? 
[答:Payne Wang] 3Gsps. Clock Jitter, Power noise, Ground noise ect. will all effect the sampling rate of GHZ ADC. If need high quality colock, LMK03000 can give you good answer.  [2008-3-26 11:08:49]
[问:absjh] GHz适合于多大范围内的输入信号? 
[答:Andrew Du] ADC输入范围为560mv到840mv  [2008-3-26 11:10:19]
[问:gaobingic] CLK的质量首先是稳定性,然后是准确度,相位噪声也很重要,但如何去减小相位噪声? 
[答:Noel Fung] you can use the so-called jitter cleaner to reduce the phase noise of the clock. For example, National"s LMK02000 + external VCXO can reduce clock jitter to less than 0.2ps rms  [2008-3-26 11:10:22]
[问:xinlike] 采样对电磁兼容设计有什么要求? 
[答:Payne Wang] 不要在电源,地,输入信号,时钟 局部构成电流环路.  [2008-3-26 11:11:01]
[问:wangkui] 数字电路的扑捉时间有什么特别的要求? 
[答:Andrew Du] DDR 传输时采用FPGA内部的数字锁相环,保证时钟相位。  [2008-3-26 11:11:55]
[问:wangkui] 模拟电路设计的要点是什么? 
[答:Andrew Du] 1. 电路布局和电路板分层。 2. 电源供电 3. 对放大器等器件选型,包括其线性,增益,输入输出阻抗等。  [2008-3-26 11:13:40]
[问:absjh] 如何减小电源、晶振等对数字信号的干扰? 
[答:Payne Wang] 首先需要得到比较小的干扰, 需要使用比较干净的电源和高质量的时钟. 同时需要选择PSRR比较好的器件,这样可以对电源噪声进行抑制. 在器件内部有PLL, 要得到较高质量的时钟信号可以使用国半的LMK03000.  [2008-3-26 11:14:17]
[问:francois_wei] 1、模拟电路为什么必须提供高频信号? 2、采样率提高得负面影响是什么 
[答:Andrew Du] 1.这是由于设计系统感兴趣的信号是高频。 2.成本/设计难度  [2008-3-26 11:15:23]
[问:absjh] 您好,我现在做的是30kHz小信号的检测,包括a/d转换,用的12位A/D,其转换速率最大为1OOksps。采集效果不甚理想。用GHz采样确实能提高精度,但是对于系统的动态特性是不是会有很大影响啊? 
[答:Andrew Du] 不合适用GIGA。应该分析一下系统需求,检查一下电路板设计。  [2008-3-26 11:17:06]
[问:xuhuancn] 请问这么高速率的采样一般用于何种设计中? 
[答:Noel Fung] T&M, wireless infrastructure, medical, etc  [2008-3-26 11:17:36]
[问:wangkui] 模拟电路的高频信号是否准确?频率太高是否会改变电路的性质? 
[答:Andrew Du] 目前FR4 板材可以满足GigaADC设计需要,不过设计时要按照微带线理论设计。  [2008-3-26 11:18:58]
[问:lanhu1976] 该芯片的适应温度是多少? 
[答:Andrew Du] 工业范围  [2008-3-26 11:20:02]
[问:wangkui] 时钟的设置最容易出现的问题是什么? 
[答:Noel Fung] jitter, which affects ENOB directly, clock device must be selected carefully. National"s LMK03000 and LMK02000 devices are some of the good choice  [2008-3-26 11:20:19]
[问:fuxinrenzhong] GHz 采样系统设计采用的模拟电路的高频信号能达到多少? 
[答:Andrew Du] 不同器件不同的输入带宽,最高的可以达到3GHz。  [2008-3-26 11:21:41]
[问:chenlc] 设计GHz采样系统时,对模拟地和数字地应注意哪些问题? 
[答:Andrew Du] 在表层完全分开,选择中间一层为大地,良好连接两种地  [2008-3-26 11:24:53]
[主持人:ChinaECNet] 各位观众,现在用户提问很踊跃,专家正在逐一回答。请耐心等待您问题的答案,同一问题请不要多次提交。  [2008-3-26 11:25:32]
[问:qizhi_liu] 做时钟的调试,一般需要带宽达到多少的频谱分析仪来观察其噪声等性能?谢谢! 
[答:Noel Fung] you should select high performance spectrum analyzers, these analyzers have very low noise which is essential to measure clock phase noise correctly, consult equipment suppliers when you select the spectrum analyzers  [2008-3-26 11:25:33]
[问:oyyjcat] 请问锁相环的输出频率测试时对压控震荡器的什么参数的测试呢? 
[答:Noel Fung] I am not quite understand your question, would you tell us more?  [2008-3-26 11:27:22]
[问:qawhjb] to Payne Wang,需要注意电缆两端线路的阻抗匹配, 否则会产生信号反射.请问什么叫信号反射》 
[答:Payne Wang] 信号反射一般是针对高速信号而言, 如果信号输入阻抗,接收端阻抗与传输线的特征阻抗不匹配, 则信号会从接收端发射回输入端. 这方面的资料很多, 你可以参考一些信号完整性方面的资料.  [2008-3-26 11:27:28]
[问:Yangwh] ADC中的取样保持电路如何进行计算? 保持时间的限度和取样频率有何关系? 
[答:Andrew Du] 采样电路的充电时间应该远小于信号周期。 SAMPLE CLOCK>> 0.35/信号上升时间  [2008-3-26 11:28:18]
[问:watertree] 请问这几款高性能的ADC芯片的价格大概是多少? 
[答:Andrew Du] National网站有参考价格,具体联系各地代表处或代理商。  [2008-3-26 11:29:47]
[问:fengbaotong] GHZ对应1纳秒的时间周期,更短的时间对应更高的频率。我想问目前在IC芯片内部最小能做到多短的时间间隔而且比较稳定,通常采用什么技术实现这种短时间间隔? 
[答:Payne Wang] 我们国半可以提供8位3Gsps的采样率, ADC083000. 随着内部时钟周期的减小, 对抖动要求越来越高. 一般现在实现可以通过并联多颗ADC来实现, 比如可以将2pcs ADC083000并联来事项6G的采样率.  [2008-3-26 11:30:05]
[问:Yangwh] GHz采样系统中所用的ADC是否都应采用LVDS输入?这样有什么好处? 
[答:Noel Fung] LVDS or differential clock is better than LVCMOS clock because LVDS has better noise immunity than LVCMOS, especially when the clock source is far away from the ADC. any noise coupled on the LVDS differential pair will be cancelled out by the default common mode rejection capability  [2008-3-26 11:30:35]
[问:wangpanbao] 请问这个高的频率怎么避免干扰问题? 
[答:Andrew Du] 屏蔽/良好的布局布线/降低电源干扰。  [2008-3-26 11:30:57]
[问:qizhi_liu] 您给出的LM2351的时钟电路大概的参考价格是多少?谢谢! 
[答:Alice Hui] You can click on http://www.national.com/pf/master.html to check the price of our product  [2008-3-26 11:32:21]
[问:xinlike] 这款芯片是含铅的吗?这关系到产品出口欧洲的问题。 
[答:Andrew Du] National有无铅产品,满足rohs标准。  [2008-3-26 11:32:23]
[问:zhangyan24902490] GHz 采样AD有哪些芯片?目前想选用单工作5伏或3.3伏工作电源,输入正负10伏或0到10伏的输入的芯片  最好采用SPI或McBSP通信?谢谢 
[答:Payne Wang] 我们国半GHz的ADC有: ADC081000,ADC08D1000, ADC08D1020,ADC081500, ADC08D1500,ADC083000, ADC08B3000. 我们的产品输入信号范围与电源轨电压接近.  [2008-3-26 11:32:57]
[问:w22701] 采样时钟的设计时如何考虑对抖动的要求? 
[答:Noel Fung] since clock jitter affects ENOB, as you have seen in the presentation, there is a graph showing their relationship. From the graph you can determine the max jitter of the clock  [2008-3-26 11:33:30]
[问:heatwork] 誤码率(BER)和GHz采样系统中的取样速率有何关系? 
[答:Andrew Du] BER取决于器件本身以及采样时钟的的性能。  [2008-3-26 11:33:42]
[问:xiaoyzo] 请问GHz 采样系统的采样频率那么高,单片机可以处理吗? 
[答:Payne Wang] 您是指单片机与GHz ADC进行通讯还是其他操作?  [2008-3-26 11:33:46]
[问:bjfscasm] 10M的频率信号(正弦波)可以直接作为FPGA器件的时钟信号吗?是否需要先整形成方波再接到FPGA的时钟输入端? 
[答:Andrew Du] 可以,不需要。只要满足FPGA高低电平判决要求。  [2008-3-26 11:35:02]
[问:sszzjj] 为确保信号不畸变,我应该还有那些工作要做? 
[答:Payne Wang] 在确保具有较好的输入信号的基础上, 干净的时钟, 尽可能小的消除电源轨和地轨噪声  [2008-3-26 11:35:22]
[问:zhangzdong] 设计GHz采样系统时,对元件的摆放位置需要考虑哪些因素? 
[答:Andrew Du] 如果是多通道,通道之间的器件摆放一定要一致。 如果是单通道,主要是模拟器件和数字非开,同时模拟器件要远离干扰源,例如时钟,开关电源  [2008-3-26 11:39:18]
[问:zhangzdong] 高速取样速率和ADC输入放大器的带宽有何要求? 
[答:Andrew Du] 在GIGA ADC采样中,采样率至少是放大器带宽的2.5倍。  [2008-3-26 11:41:45]
[问:watertree] 是否能申请样片? 
[答:Andrew Du] 可以网上申请或者联系代理商  [2008-3-26 11:42:18]
[问:oyyjcat] 请问在锁相环时钟发生器处于锁定状态时,参考信号和反馈信号是同相的吗? 
[答:Noel Fung] yes  [2008-3-26 11:42:39]
[问:qizhi_liu] 一般FPGA的I/O单元内都有自带的DDR输入功能,请问,这些输入功能是否GHz的ADC的DDR要求?谢谢! 
[答:Andrew Du] 一般来说可以。  [2008-3-26 11:44:08]
[问:fuxinrenzhong] 设计GHz采样系统时需要考虑哪种电路? 
[答:Noel Fung] Did you mean how to choose the clock source?  [2008-3-26 11:44:40]
[问:lingf] 国半有哪些可变增益放大器? 
[答:Andrew Du] LMH6502/03/04/05:Voltage control LMH6515:digital control  [2008-3-26 11:45:04]
[问:duanmu012345] 微弱信号的采集,选取ADC芯片注意点什么?外围电路搭建注意点什么? 
[答:Payne Wang] 需要根据信号的幅度和频率来决定.如果低频微弱信号, 需要使用高精度运放处理之后,使用高精度ADC进行采集. 运放可以使用LMP2011/2/4, LMP2015/6, ADC可以使用ADC161S626.  [2008-3-26 11:45:35]
[问:godwind] 如何减少数字信号对模拟信号尤其是模拟小信号的干扰? 
[答:Payne Wang] 电源平面,地平面分开, 布线不要形成电流环路, 不要在模拟和数字电路之间存在公共阻抗  [2008-3-26 11:46:49]
[主持人:ChinaECNet] 所有问题均已提交给美国国家半导体公司的专家。座谈期间未回答的问题,美国国家半导体公司专家也会逐一回答,并在中电网上公布,请大家注意收看。  [2008-3-26 11:47:17]
[问:gaobingic] GHz的PCBLayout应注意些什么,多层板的布局要注意些什么? 
[答:Andrew Du] 1. 器件的摆放很重要,模拟器件要远离干扰源。 2. 数字地模拟地表层分开,用中间地层连接。 3. 信号线用微带线理论设计 [2008-3-26 11:47:24]
[问:lingf] 这么高的采样率是否只能采用lvds方式来传输给FPGA? 
[答:Andrew Du] 是的。传统的单端方式不可能传输这么快的数率。  [2008-3-26 11:48:37]
[问:stund] 在GHz采样系统中如何减少输入放大器电路的噪声干扰? 
[答:Payne Wang] 1. 使用LDO等输入噪声比较小的电源对运放进行供电, 2. 输入级与输出级不要产生交叉, 3. 使用高质量的时钟信号减小相位噪声, 4. 可以使用滤波器  [2008-3-26 11:48:57]
[主持人:ChinaECNet] 由于时间关系,本次中电网“在线座谈”马上就要结束了。虽然各位听众(网友)已与美国国家半导体公司的专家讨论了许多问题,但是还有许多提问没有来得及进行交流。本次在线座谈结束后,中电网将请美国国家半导体公司的专家继续答复所有的来自各位听众(网友)的提问,然后整理上载到中电网网站上,以便大家查阅。  [2008-3-26 11:50:18]
[主持人:ChinaECNet] 在此,中电网特别感谢给予本次中电网在线座谈巨大支持的美国国家半导体公司,特别感谢专门在线回答各位听众(网友)提问的美国国家半导体公司的各位专家们,特别感谢各位听众(网友)积极热情的参与。  [2008-3-26 11:50:45]
[主持人:ChinaECNet] 祝大家事业有成、生活愉快!欢迎多提宝贵意见,欢迎关注中电网,下次再见。  [2008-3-26 11:50:59]
[问:chenlc] 高阻抗输入端如何对分布电容进行补偿或消除? 在PCB布线时又什么建议? 
[答:Andrew Du] 分布电容会引起信号的失真,一般表现为振铃或者过冲, 在阻抗匹配的基础上可以需要考虑使用零点和极点对信号进行补偿, 也就是可以通过增加滤波环节. 同时在布线时同时需要注意保证输入信号阻抗的连续性.  [2008-3-26 11:51:03]
[问:radar] GHz的PCB设计对板材有限制吗? 
[答:Andrew Du] 一般信号小于1GHz,FR4板材就可以。 如果信号高于1GHz,就需要考虑用高频板材。  [2008-3-26 11:54:02]
[问:radar] 有人建议在数字地和模拟地间用磁珠连接,你们怎么看? 
[答:Andrew Du] 从目前来看,在表层电路数字地和模拟地完全分开,用中间一层大地连接两种地,这种方式在各种高速设计中广泛使用,没有任何问题。  [2008-3-26 12:00:02]
[问:julius105] 6层的PCB应该怎么布线 
[答:Andrew Du] 表层信号层,地层,电源层,大地层,信号层 或控制层,地层 主要信号线应该是微带线。  [2008-3-26 12:01:38]
  关于National Semiconductor  

美国国家半导体致力开发各种高能源效率的模拟及混合信号半导体产品。该公司的PowerWise®系列产品旨在降低系统功耗,延长电池寿命,以及减少散热需求。美国国家半导体总部位于美国加州圣塔克拉拉(Santa Clara),截至2008年5月25日为止的2008年财政年度的营业额达18.9亿美元。欲查询美国国家半导体的公司资料及产品信息,欢迎浏览该公司的网页,网址:www.national.com