| 主题：如何令邏輯設計在新一代CPLD中盡顯優勢 |
| 在线问答： |
| [问：JosephJen] |
請問新一代CPLD有提供豐富的IP元件供用戶快速發展所需設計? |
| [答：Elliott] |
dear sir目前有提供的IP還不會很多，據我所知目前有提供PCI的, 您可以上altera的IP
store(http://www.altera.com/products/ip/ipm-index.html)搜尋。 |
[2004-5-26 10:31:13] |
| [问：xieq] |
有CPLD含有大量的比較器嗎？如果用CPLD的單元做計數器，最快的速度是多少呢？ |
| [答：Sam] |
要看到底使用多少bit的counter及哪一顆CPLD來決定 |
[2004-5-26 10:32:30] |
| [问：john
son_lee64120] |
請問quartus 2 free tools
尚需要註冊申請license嗎 |
| [答：Susan] |
Yes. You need to go to www.altera.com to get the
license. |
[2004-5-26 10:35:15] |
| [问：wenedi] |
你好我最常用的就是xilinx的东西，与xilinx
比较，altera的优势在哪里？ |
| [答：Susan] |
We will ask our distributors to discuss with you regaring your
question. |
[2004-5-26 10:36:19] |
| [问：hcsb] |
Altera的新一代CPLD，用什么输入方式能最有效的发挥它的功能，提高它的效率？ |
| [答：Andy] |
Dear Sir,If you mean the performance of input signal, as low as
input voltage level is better, for example the performance of 1.8 LVTTL
will better 3.3LVTTL.But if you mean the way of design entry,
AHDL, VHDL, Verilog and Schematic are
fine.Regards,Andy |
[2004-5-26 10:36:21] |
| [问：莊燿銘] |
羅輯設計一定有一套比較完成之設計開發環境.不知你們有何見解,可提供Designer
達到所需要之效果. |
| [答：Kevin] |
QuartusII已提供一個完整的環境,從設計,編譯,模擬與燒錄皆可完成. |
[2004-5-26 10:36:26] |
| [问：idx] |
如何在QuartusII中使用sram其格式為何...??? |
| [答：Sam] |
You can use MagaWizard Plug-IN Manager to generate your memory
|
[2004-5-26 10:40:19] |
| [问：Robby] |
What difference between FPGA and new
generation CPLD is? |
| [答：Robin] |
The new generation CPLD MAX II device base on Instant-on, non-volatile
architecture, the customer can use it as a classical CPLD device, But the
FPGA still need to be configure by configuration device when power
on. |
[2004-5-26 10:41:27] |
| [问：morphal] |
未曾始用過CPLD,入門如何自修? |
| [答：Elliott] |
dear sir:只要你有心，先從VHDL or
verilog的語言學起，EDA的工具方面，Altera有提供免費的design工具，您可以先試著寫小的程式，tools方面我們有提供免費的課程，您可以向茂綸報名。謝謝 elliott |
[2004-5-26 10:42:32] |
| [问：Jalen] |
Quartus II 所提供的燒錄功能,指的是ISP燒錄嗎??
意思是不用再另外使用燒錄機囉?? |
| [答：Kevin] |
是的. 但若你使用的CPLD或configuration device想用燒錄機來燒也是可行的. |
[2004-5-26 10:48:07] |
| [问：陳昌宏] |
MaxII ES sample 何時有機會拿到 ?是哪一顆? |
| [答：Susan] |
The first MAX II sample will be EPM1270. It will be ready
on Aug. EPM240 & EPM 570 will be ready at Oct and EPM2210
will be ready at Dec. |
[2004-5-26 10:49:06] |
| [问：qin] |
能否介绍如何用PowerGauge来估计MAX
II的功耗大小?请举例说明. |
| [答：Robin] |
在Quartus II 软件中,仿真maxII的设计,Quartus II
软件会生成一个用于计算功耗的PWF文件,然后再使用我们提供的功耗计算器,引入这个文件,就可以自动计算出功耗了 |
[2004-5-26 10:49:39] |
| [问：mygold] |
quartus
与第三方软件的安装是否有先后顺序?为何我先安装synplicity再安装quartus,quartus不能自动调用synplicity. |
| [答：Robin] |
一般来说您应该首先安装Quartus软件,然后安装第三方的软件,不过在这里,Quartus不能调用Synplicity应该是Synplicity的环境变量没有设置好的原因. |
[2004-5-26 10:51:47] |
| [问：john
son_lee64120] |
where can get the Quarta 2 ? |
| [答：Susan] |
You can go to Altera website www.altera.com to download Quartus II Web
edition or contact our distributors to ask a copy of software CD. |
[2004-5-26 10:56:46] |
| [问：Adam-2004] |
设计FIFO时利用LPM_fifo_dc，WRCLK和WRREQ信号很正常，为何有时会写进“FFFFFFFF”？ |
| [答：Mark] |
这个和您的代码设计有关，请确认您的代码仿真正确 |
[2004-5-26 10:56:49] |
| [问：晨曦Simmy] |
CPLE的優劣勢有哪些? |
| [答：Elliott] |
dear sir
cpld屬於flash的製程，具有非揮發性和可程式性，以新的MaxII來說，它改變了以往的架構，效能更好，速度更快，容量大，可是cpld的缺點就是要做到容量和FPGA一樣是很難的，且晶片就會做的大，速度上和FPGA相比，還是有段距離。 |
[2004-5-26 10:56:53] |
| [问：yxen] |
MAXii芯片何时上市？<br>用哪一种下载电缆?
是ByteBlast II 吗？谢谢。 |
| [答：Kevin] |
MAXII have announced and you can order MaxII now.it"s programming
method is JTAG,so you can use ByteblasterMV or ByteblasterII. |
[2004-5-26 10:57:12] |
| [问：chengates] |
MAX? II devices設計軟體,是否支援AHDL?EPM7032SLC
- EMP7128SLC 元件代號對應MAX? II devices為何DEVICE,COST 差異性?是否有10K30相對應的MAX?
II devices,COST 差異性? |
| [答：Andy] |
Dear Sir,Q1: 是否支援AHDL? YESQ2: EPM240(192Macro
Cell)TQ100Q3: MAXII EPM2210 maybe can cover the design of 10K30, you
can try it on Quartus II.Regards,Andy |
[2004-5-26 10:59:51] |
| [问：ququ12345] |
1. Altera有A16450/550的IP吗? <br>2.
MAX II 有工业级吗? 里面的flash是串行的还是并行的?<br> |
| [答：Robin] |
Answer1:我们现在已经不再提供A16450和A16550的IPAnswer2:Max
II有工业级,里面的Flash是串行的 |
[2004-5-26 11:01:48] |
| [问：Adam-2004] |
请教由于maxplus不支持memory，我在activehdl中编译通过，可是如何锁定管脚和下载？ |
| [答：Elliott] |
DEAR siryou still must assignment and programming in MaxplusII or
you can use breakbox output edif file to MaxplusII or QuartusII. |
[2004-5-26 11:03:01] |
| [问：mygold] |
Quartuns II
V4.0软件支持的操作系统有那些？采用那种语音编译？ |
| [答：Sam] |
Windows :Windows XP,2000,NT4.0Solaris :Solaris 2.6,Solaris
2.7,Solaris 2.8,Solaris
2.9Linux :Red Hat Linux version 7.3, 8.0HP-UX :HP-UX version
11.0It is English Version |
[2004-5-26 11:03:15] |
| [问：alay] |
我有一个设计，采用的是APEX
EP20k200BC356-1XV，利用率是80％，如果要转成MAXII器件，请建议可采用什么型号的器件？成本会降低吗？谢谢。 |
| [答：Mark] |
EP20k200 有8，320 个le， 目前没有maxii 可以替代 |
[2004-5-26 11:04:09] |
| [问：f121076
2970034] |
1.CPLD 如何使用?2.要讓CPLD工作,需要
哪些工具及步驟(包含軟體及硬體)?3.目前 CPLD 零件型號有哪些? |
| [答：Andy] |
Dear Sir,Q1: Please use Quartus II to develop your design.Q2:
Some answer as Q1.Q3: MAX3000A(3.3V), MAX7000S(5V),AE(3.3V),B(2.5V)
and MAXII families.MAXII including these devices,EPM240 EPM570
EPM1270 EPM2210Regards,Andy |
[2004-5-26 11:04:27] |
| [问：suda314] |
为什么在modsim中仿真都可以通过，在QuartusII ３．０中不可以？ |
| [答：Mark] |
请确认您的仿真类型，如果仿真类型一致，请检查您的代码，并注意报警信息不同的工具对代码的检查严格度不同。 |
[2004-5-26 11:04:56] |
| [问：alay] |
我现在用到EPM7128SLC84这一种芯片，但发现通电工作后感觉比较热，请问会是有问题吗？如何解决？ |
| [答：Robin] |
芯片发热与很多原因相关,比如环境温度,散热条件等,还要确定芯片到底有多热,结温是多少,如果温度在芯片允许的范围之内,就不会有问题,其次要检查芯片的电源,管脚分配是否正确.是否有信号冲突等. |
[2004-5-26 11:06:30] |
| [问：chzg1977] |
问一下cpld的可靠性如何 |
| [答：Kevin] |
可靠性這個問題我想可由process的方面來探討.目前altera與世界第一的台積電公司緊密的合作下,Altera的晶片在良率與穩定性都是最領先的地位.舉例來說,目前.13um的cyclone,stratix正以極大量的量產證明了altera的實力.
反觀其他公司,在.13um與.09um產品皆失敗,即可得到印證.thanks, |
[2004-5-26 11:07:21] |
| [问：chzg1977] |
请问：1.在QUARTUS3.0的波形仿真中如何导入一些波形数据？这些波形数据是不是要有特定的格式？如果有的话，应该是怎样的呢？仿真结果可以导出为数据的格式吗？怎样处理？2.在MAX+PLUS中又如何处理上述的问题呢？谢谢！！ |
| [答：Robin] |
Quartus和Max+Plus软件都可以支持一种.vec的矢量波形数据文件,它是一种文本描述的波形文件,用户可以将此种数据文件导入,.VEC的文件格式可以在Quartus和MaxplusII的在线帮助中找到.另外,Quartus可以将波形文件保存为后缀名为TBL的文本格式的波形数据文件. |
[2004-5-26 11:10:38] |
| [问：Adam-2004] |
cpld能否实现数字脉冲压缩？ |
| [答：Robin] |
能否更清楚地说明一下此问题? |
[2004-5-26 11:11:26] |
| [问：alay] |
如果用verilog来编cpld，用什么开发环境较好啊？ |
| [答：Kevin] |
QuartusII can support verilog,vhdl,schematic,edf,vqm design
method. |
[2004-5-26 11:16:35] |
| [问：ymtang] |
请问max+plusii的用户定义的库放在哪里? |
| [答：Mark] |
\maxplus2\vhdl93\maxplus2\vhdl87\maxplus2\max2lib |
[2004-5-26 11:20:23] |
| [问：liyicheng] |
How to get NIOS II IDE
tools |
| [答：Sam] |
如果您在一年之內有購買NIOS develoment kit,在短時間內您將會收到NIOS CD |
[2004-5-26 11:23:17] |
| [问：柳军] |
相对于protel99，对于相对简单的硬件电路，QUARTUS2过于烦琐！而且对于一些ip
core，购买挺贵的！ |
| [答：Robin] |
Protel99和QuartusII是用于不同的东西的开发的。一个主要是用来开发印刷电路板，而QuartusII可以用于百万门级的可编程逻辑器件的设计。支持SOPC设计，支持软硬件协作设计，支持无缝的第三方软件调用，支持内嵌式逻辑分析仪，支持物理综合和优化等等高级的应用。所以将这两个软件放在一起比较是没有意义的。IP
Core包含了设计者的设计思想和劳动成果，需要很多的投入来进行设计，验证等等工作。所以对于用户来说需要购买，使用IP
Core节省了设计和验证的投入，更重要的是节省了时间，使用户的产品可以更快的推向市场，这样为客户带来更高的收益，所以说，一个好的设计，快一步上市所带来的收益应该是远远大于他在IP
core上的投入的 |
[2004-5-26 11:24:23] |
| [问：ymtang] |
请问QuartusII中的SOPC与Altera Nios
v3.0有什么区别? |
| [答：Robin] |
SOPC是一个软件，用于开发单可编程芯片系统的软件，在这个软件中可以将CPU，外设，IP
Core组件在一起，并自动生成开发嵌入式系统所需的软件和硬件模块。而Nios只是Altera开发的用于嵌入式系统中一个CPU
Core， |
[2004-5-26 11:26:37] |
| [问：x040526] |
请问怎样解决NCverilog 将sdf文件中的负值改为0？ |
| [答：Mark] |
请检查您的第三方工具的设置选项是否正确，如果正确不会有这个现象。 |
[2004-5-26 11:28:01] |
| [问：plctw] |
怎样在MAXPLUS中定义多器件共享双向总线 |
| [答：Mark] |
与普通双向总线一样，输入时输出高阻。 |
[2004-5-26 11:30:30] |
| [问：kennypan] |
FLEX10K和Max9000两个系列的主要区别和用途？ |
| [答：Kevin] |
wow....您好,Flex10K是FPGA,而Max9000是CPLD.FPGA通常gatecount很大,許多feature也都提供,ex:PLL,
memory block, differential IO
standards,...所以通常其可用來設計許多大電路在其中.CPLD則通常gatecount很小,且沒有上述各式各樣的resource.所以CPLD通常被用來取代TTL
logic,或不同介面之轉換,address decode,...等小型電路.目前主推的產品如下:fpga:
cyclone(適合量產) , stratix(適合驗證)cpld: max3000 , maxII |
[2004-5-26 11:31:07] |
| [问：kennypan] |
what is the advantage of max II?How about
the price?how about the power consumption of max2? |
| [答：Susan] |
Comnpare with MAX II and MAX 7000AE family, MAX II has following
advantages:1) 1/2 the cost 2) 1/10th the power consumption 3) 2X
performance increase 4) 4X density increase |
[2004-5-26 11:32:50] |
| [问：plctw] |
用EPM7128晶片時，對程式中的always ◎（posedge
clk）語句進行編譯後，爲什麽無法將輸入信號clk分配給晶片的某個I/O管腳，而只能將其分配給晶片上的Globle
CLK管腳？請解答 |
| [答：Robin] |
将auto global clock选项去掉，就可以分配到普通管脚。 |
[2004-5-26 11:34:25] |
| [问：gcs-040526] |
用CPLD實現演算法時，如何能提高速度？用Verilog HDL |
| [答：Mark] |
使用好的算法是最重要的，语言是其次 |
[2004-5-26 11:37:53] |
| [问：gcs-040526] |
如何才能提高對於FPGA/CPLD設計的效率,避免出現毛刺和傾斜? |
| [答：Mark] |
使用全同步设计，不要使用异步设计 |
[2004-5-26 11:38:22] |
| [问：gcs-040526] |
如果有多個時鐘輸入,CPLD如何處理?如何分佈? |
| [答：Mark] |
quartus II会自动处理这些信号 |
[2004-5-26 11:38:54] |
| [问：gcs-040526] |
如何對CPLD的配置檔加密？ |
| [答：Kevin] |
you can check the "security bit" in programmer or compiler setting
of QuartusII. |
[2004-5-26 11:39:05] |
| [问：gehrig] |
我現在需要給rd信號設定一個上升沿，用的是MAXPlusII開發軟體,如何實現？ |
| [答：Mark] |
请详细描述您的问题，是上升沿触发还是产生上升沿 |
[2004-5-26 11:39:55] |
| [问：jacksonaa] |
QUARTUS的JTAG模式怎麽燒啊？硬體沒有問題PS模式可以燒，不知道軟體裏要什麽設置。 |
| [答：Kevin] |
1. you have to make sure your jtag pins are connected to your download
cable.2. set the programming mode in programmer of quartusII. |
[2004-5-26 11:41:11] |
| [问：gehrig] |
CPLD通過一個USB的介面晶片與PC機連接。USB與CPLD連1條8位元的資料匯流排，
VHDL程式裏要求該匯流排上出現一個十六進位數，請問我的匯流排上應該從USB上接受一個什麽格式的資料，是十六進位還是十進位？CPLD能自動識別嗎？ |
| [答：Mark] |
这个要看您的逻辑设计及您的需求，如果在您的逻辑中设计有识别电路的话可以自动识别 |
[2004-5-26 11:41:13] |
| [问：liyicheng] |
能提供Cyclone的价位表（大致）吗 |
| [答：Susan] |
We will ask our distributors to contact you and provide the pricing
informatin to you. |
[2004-5-26 11:42:01] |
| [问：gcs-040526] |
如何才能消除設計過程中產生的毛刺對邏輯功能的影響？ |
| [答：Sam] |
最好使用同步設計來解決此問題 |
[2004-5-26 11:42:07] |
| [问：jacksonaa] |
RS改錯碼的一個小問題，需要自適應的前向RS改錯碼方案，關鍵是自適應怎麽做？也就是需要當糾錯有問題的時候，自動改變碼長，這個問題不知道怎麽解決啊？ |
| [答：Mark] |
需要您根据设计的需求，设计相应的判断及跳转来实现字适应。 |
[2004-5-26 11:42:55] |
| [问：jacksonaa] |
請問在MP2裏,除了VHDL可以用到 procedure 和
function這兩個副程式以外,還有什麽語言可以用到這兩個副程式嗎? verilog? |
| [答：Kevin] |
1. verilog also has sub-process statements.2. i suggest you to
change your design tool from MPII to QuartusII
because MPII will not have new version and
improvements. QuartusII can provide the most complete
statements for user. |
[2004-5-26 11:46:07] |
| [主持人：ChinaECNet] |
現在座談即將結束。歡迎各位填寫線上座談頁面的問卷調查，並請于明天中午12點以前提交。前50名註冊參加座談並填寫問卷調查的網友將有資格獲得Altera
公司提供的標有MaxII的精美收音機一台。 |
[2004-5-26 11:47:34] |
| [问：gehrig] |
怎麽用VHDL語言來編一個16位元的串入並出移位寄存器 |
| [答：Elliott] |
dear
sir這方法有很多種，最簡單的是可用個計數器，假設有十六個暫存器，以正緣觸發位移，當計數器計數16次後，並將每個暫存器輸出，這是一種。詳細的話，您可聯我們。 |
[2004-5-26 11:49:31] |
| [主持人：ChinaECNet] |
中電網開辦的“工程師之家/線上座談”欄目，是中電網向中國電子元器件領域廣大廠商、科研人員和工程師們推薦、推廣新產品、新技術、新應用而推出的一項重要的技術教育、培訓和支持活動。在這項活動中，中電網會不斷邀請一些世界著名電子元器件供應商的高級技術或高級經營管理人員主講國際半導體科技最新進展、電子元器件最新產品及其應用、全球半導體市場等方面的內容，著力構建起國內外同行業間直接技術交流的橋樑。希望在各位聽眾（網友）的積極參與下，中電網“線上座談”能越辦越好，其影響範圍越來越廣！ |
[2004-5-26 11:50:39] |
| [主持人：ChinaECNet] |
祝大家事業有成、生活愉快！歡迎多提寶貴意見，歡迎關注中電網，下次再見。 |
[2004-5-26 11:50:46] |
| [问：gehrig] |
請教vhdl:std-logic和std-ulogic有什麽不同？ |
| [答：Andy] |
Dear Sirstd.logic vs. std.ulogic. In some. cases , one.w ants.
to have. m ultiple. drivers. of a. wire . Example: a data. bus. . To.
allo. wm uiltiplePlease refer to the
linkwww.cs.chalmers.se/Cs/Grundutb/Kurser/svh/Slides/vhdl2-small.ps
Reagrds,Andy |
[2004-5-26 11:53:26] |
中电网官方微博
