| 主题:轻松享有ASIC | ||
| 在线问答: | ||
| [问：wasc] | 最新的Quartus II和原来的Maxplus II的最大区别是什么？在功能上多了哪些？是否提供全功能的免费软件？ | |
| [答：Joshua] | 目前无法提供全功能的免费软件，你可以到altera网站上下载web－edition版本的软件。最大区别是前者支持altera的所有器件，而后者不支持cyclone和stratix。 | [2003-9-25 10:28:41] |
| [问：ljp] | 介绍一下时钟树的分布和选用.它的结构是否和FPG请A相同? | |
| [答：Joshua] | 什么时钟树？能说的详细些吗？ | [2003-9-25 10:29:58] |
| [问：exclamation] | 请问宗先生： quartus对vhdl,verilog的综合效率怎样？max+plusII 的效率不高，我经常还得用synplify等工具辅助，不知道quartus需要么？ | |
| [答：Bill] | 其实每个软件的综合效率都和具体的设计有关，我们用我们的quartus测试过很多例子,综合的效果都还不错，但是也可能有某些特例用我们的软件综合的效率不如第三方的综合软件。 | [2003-9-25 10:36:23] |
| [问：dengyueming] | 请问HardCopy Stratix器件有哪些新的优良特性？ | |
| [答：Allan] | HardCopy device base arrays are developed from their equivalent FPGAs by removing the configuration circuitry, programmable routing, and programmability for logic and memory. This process, while considerably reducing the die size, maintains the FPGA architecture allowing the same FPGA-proven netlist to be seamlessly migrated to a HardCopy device with minimal risk.We can use quartus 3.0 to design hardcopy stratix from the very begining, while when you design the previous hardcopy device such apex, the case is different. | [2003-9-25 10:36:31] |
| [问：lihaobit] | 请问Altera 公司的芯片相对其他公司的芯片有什么优点 | |
| [答：Horace] | - Advanced Technology- Flexibility for Design- Time to Market- Cost Effectiveand so on. | [2003-9-25 10:36:41] |
| [问：hugaoquan] | 请问Altera公司的ASIC的开发软件提供了那些仿真功能？是否能计算出信号的延迟时间？ | |
| [答：Paul] | 提供了功能仿真、时延仿真。可以算出信号的延迟时间 | [2003-9-25 10:36:54] |
| [问：x.xmj] | 我们公司生产的卫星天线控制器就采用了贵公司的芯片，性能价格比很好，在此表示感谢！！请问更新的技术会对未来的ASIC行业产生什么方面的影响，尤其是对研发人员的影响又会是什么呢？？ | |
| [答：Horace] | They will adopt on the latest technology and know latest features on the device, so this will enhance on their design capability. | [2003-9-25 10:38:17] |
| [问：Lisona] | 请问：Quartus II设计软件及相关资料如何得到？ | |
| [答：Joshua] | 你可以到altera网站上下载免费的试用软件和资料。也可以和我们骏龙公司联系，我们会有技术支持工程师帮助您得到您需要的相关资料。 | [2003-9-25 10:38:35] |
| [问：zj_win] | HardCopy Stratix器件和Quartus II设计软件的性能怎样取代ASIC的完整解决方案 | |
| [答：Allan] | I think this is a fpga to hardcopy stratix migration question, you can access altera websitehttp://www.altera.com/products/devices/ hardcopy/migration/hrd-migration.html.Actually from my presentation, you can also get the answer. | [2003-9-25 10:39:07] |
| [问：sheng120410] | 我想知道ALTERA与ABEL软件有什么区别？ | |
| [答：Bill] | Altera是一家提供可编程逻辑器件及其整体解决方案的美国公司，而Abel是一种早期的可编程器件设计语言。现在一般都使用Verilog 和vhdl硬件描述语言进行可编程器件的设计。我们Altera公司的可编程逻辑器件开发软件都可以支持这两种语言。 | [2003-9-25 10:41:32] |
| [问：cyjim] | 用Altera MAX7000芯片，要对算法进行硬件固化，该如何下手？我是新手，谢谢指教。 | |
| [答：Joshua] | 1，需要得到altera的软件：maxplusII or quartus II2,需要下载电缆3，生成源文件后用软件生成下载文件pof，在线编程，用jtag方式下载到芯片里即可。 | [2003-9-25 10:41:57] |
| [问：qin] | Hard Copy是否像FPGA那样可在现场编程? | |
| [答：Ziki] | 在制作成 Hard Copy 器件后就不可以再进行 现场 编程了。 | [2003-9-25 10:42:41] |
| [问：crity] | Pls tell all the person what the ASIC you provide your clients, and what the different performance between the Promgrammable Logic Device and your ASIC | |
| [答：Allan] | We, altera, provide hardcopy solutions to customers.You can access altera website http://www.altera.com/products/devices/ hardcopy/technology/hrd-technology.html for more information on hardcopy device and fpga. | [2003-9-25 10:43:56] |
| [问：opmt] | 如果我做FPGA的量较小，那使用Hardcopy的意义是不是不大？ | |
| [答：Horace] | Not Acurate, that will depand on your Qty. | [2003-9-25 10:44:40] |
| [问：liujiajun] | 如何应用FPGA更好的实现IRIG A/B时间码的编解码，谢谢！！ | |
| [答：Joshua] | 看你选择什么样的FPGA，cyclone？stratix？还是apex？要实现更高的性能，需要使用quartus II的logiclock等技术。 | [2003-9-25 10:44:44] |
| [问：b_haifeng] | 软件 MAX-PLUSII 与Quartusa? II在功能上 有什么具体的区别。 | |
| [答：Bill] | MAX+PLUSII 和QUARTUS II都是用来开发PLD的开发软件，但是QUARTUS支持更多的高性能的器件，提供更多的高级的特性，如hardcopy设计的支持，sopc builder,signalTap嵌入式逻辑分析功能等等。 | [2003-9-25 10:44:57] |
| [问：hwgsjinhui] | 掩模ASIC虽然降低了成本，但也失去了FPGA固有的可编程能力，相比之下，通过新工艺获得低成本的大规模FPGA显得更有吸引力；贵公司对此有何评价？ | |
| [答：Horace] | Actually, you can design Hardcopy on the same Quartus II software, so this is also flexibility | [2003-9-25 10:45:33] |
| [问：willam_gann1] | 我可否获得用可编程掩模板HardCopy StratixTM 器件以及Quartusa? II设计软件及流程的实例呢？ | |
| [答：Paul] | 我们已经有客户在使用HARDCOPY STRATIX 器件，软件请向您的供应商申请，关于设计流程你可参看HARDCOPY的培训资料 | [2003-9-25 10:46:27] |
| [问：samire] | 在HardCopy器件中如何进行测试,是否和FPGA相同? | |
| [答：Allan] | you question has two type of answers1)if you mean the function"s testability, since you have use the related fpga to do prototyping, what you provide to altera has already been tested in the real system.2)testability of hardcopy device,HardCopy base arrays are embedded with testability circuits. Boundary insertion scan test (BIST) circuits for memories and phase-locked loop (PLL), and boundary scan logic for the design are available in all HardCopy devices. Altera"s HardCopy devices do not require any functional vectors from customers. Using automatic test pattern generation (ATPG) vectors, HardCopy devices are tested on the structural design resulting in very high fault coverage of ~99 percent | [2003-9-25 10:47:35] |
| [问：tnx] | 请问定制Hardcopy的最小批量？ | |
| [答：Horace] | Please send me an email for further enquiry : horace@cytech.com | [2003-9-25 10:49:16] |
| [问：gofordo] | 使用HardCopy Stratix的产品，能否应用于运行环境恶劣的工业现场？我开发工业领域的嵌入式设备，因担心可编程逻辑器件的可靠性、稳定性、抗干扰能力等，不敢大胆使用可编程逻辑器件。请专家解惑，谢谢！ | |
| [答：Bill] | 对于电子器件在恶劣工业环境现场使用的问题，需要从系统整体来考虑，从系统设计的一开始就要从各个方面减少恶劣环境对电子电路的影响，诸如可靠的接地，电磁屏蔽等等。其实我们的芯片从物理上来说和其他相同工艺的芯片没有什么区别，只要整体的考虑全面，可以放心使用。 | [2003-9-25 10:49:33] |
| [问：samire] | 在进行设计时,如何避免时序的冲突问题? | |
| [答：Allan] | I think this question is too general, that depends your experiences in logic design, when you study VHDL or verilog, you should also study the coding style of these languages.A good coding style will help you avoid the so-called timing conflict issue. | [2003-9-25 10:49:42] |
| [问：zhaoxinffx] | 在我们原来的设计中使用ACEX1K100，现在希望制成不需要配置、直接上电运行的，你们有什么解决方案？谢谢！ | |
| [答：Ziki] | 因为 1K100 是 SRAM 结构的 器件，所以每一次上电 必须要进行 重新 配置。如果制作成 HardCopy 就可以不用 进行 上电 配置，但是HardCopy 暂时不支持1K100 。 | [2003-9-25 10:50:33] |
| [问：digiway] | 大于20MHz的高频时钟信号是否在片内窜扰，影响片内的计数器，造成相位抖动？我在其他厂商的CPLD器件中遇到过，很头疼。 | |
| [答：Paul] | 在ALTERA的器件中没有这种情况。我曾经做过250M的设计没有这种现象。对于你的情况有可能在设计时产生了电路环，导致震荡引起的。 | [2003-9-25 10:50:39] |
| [问：saibeifeng2003] | Quartus 有没有把原理图转化为VHDL语言代码的功能，若有，转化效率如何？ | |
| [答：Allan] | of couse, quartus ii has such function. as to the efficiency, I think, it is good. | [2003-9-25 10:51:06] |
| [问：li_yanqiang] | quartus 综合的时间总是很长，即使我综合的是一个很小和简单的逻辑，感觉时间也是很长，不知道3.0是否有所改进？ | |
| [答：Joshua] | 3。0里增加了很多新的综合方面的特性，比如支持include语句（verilog），物理综合，你可以选择标准的方式，也可以选择fast方式，一般选项设置的越少，时间越短。当然您也可以用第三方的综合工具。 | [2003-9-25 10:52:19] |
| [问：djcap] | Altera公司的可编程掩模板HardCopy StratixTM 器件以及容易和熟悉的Quartusa? II设计软件的产品介绍怎样才能得到? | |
| [答：Joshua] | www.altera.com网上下载，或者和cytech联系，cytech在全国各地都有办事处。 | [2003-9-25 10:53:21] |
| [问：zs_tanzy] | 我在设计CD播放机伺服IC，控制器采用FPGA实现数字滤波器功能，可否告诉我那个系列芯片可以实现，怎么获得开发系统软件？ | |
| [答：Allan] | I think for low cost application, you can use cyclone fpga, of course, other fpga, such as stratix, you can also use. | [2003-9-25 10:53:22] |
| [问：dingzex] | 如果采用cyclone系列的可以做ASIC吗？NIOS部分是否需要支付费用哪？ | |
| [答：Joshua] | Nios不需要付费？你的意思是不是cyclone是否可以做hardcopy？cyclone目前还不能做hardcopy | [2003-9-25 10:54:07] |
| [问：fyx123] | 是否只有Stratix器件可以hard copy?其他哪那些可以。如果验证过后，hard copy的时间需要多长？ | |
| [答：Paul] | APEX 20K 也可以通过验证后需要18周时间 | [2003-9-25 10:54:15] |
| [问：mjz] | 请给出Altera公司的可编程掩模板HardCopy StratixTM 器件与ASIC的比较 | |
| [答：Allan] | I think the presentation I give has answered your question. | [2003-9-25 10:54:55] |
| [问：aihuazou] | 请问：如何使用你们自己提供的pin_assign.tcl进行管脚配置 | |
| [答：Joshua] | 你可以使用quartus II的在线帮助，也可以到altera网站上下载相关的资料，还可以和cytech联系，会有技术支持工程师给您提供帮助。www.cytech.com | [2003-9-25 10:55:27] |
| [问：Philips] | 从批量生产的角度，HardCopy Stratix器件可有优势？ | |
| [答：Bill] | HardCopy的最大优势就在于它的批量出产的时间和价格上。对于ASIC来说需要很长的设计-验证-投片等等阶段，但是对于HARDCOPY来说，从fpga到HardCopy是一个很平滑的过程，从而加快了从原型到批量转换的时间。 | [2003-9-25 10:55:36] |
| [问：zxh629] | 请问superlog有什么优点和vhdl,verilog相比？ | |
| [答：Allan] | superlog is not a popular language, not many people use this language. | [2003-9-25 10:56:03] |
| [问：snownewbird] | 在使用贵公司的MAX7000系列PLD设计中，出现毛刺，影响输出信号，请问如何使用软件方法消除毛刺，谢谢 | |
| [答：Joshua] | 可以用D触发器延迟一拍，用组合逻辑的时候不可避免的要有毛刺。 | [2003-9-25 10:56:12] |
| [问：wu.fengxa] | 由于工作的关系，我们目前需要将FPGA的设计移植到IC中，由于我们的系统同时采用了多片FPGA，在设计IC时设计方要求我们将多片的功能整合到一片大的FPGA当中，并提交总的测试向量，请问如果我们采用Quartus3.0是否会减少我们的工作量，提高效率，如果是的话，主要反映在哪些方面？谢谢？ | |
| [答：Allan] | quartus 3.0 has already provide a solution from the very begining for you to design hardcopy stratix. Several powerful tools are available in Quartus II version 3.0 design software for designing HardCopy devices. Design Assistant - Checks and verifies that a design satisfies industry-standard design rules before transferring it to the Altera HardCopy Design Center.HardCopy Files Wizard - Enables designers to generate the entire design database to be transferred to a HardCopy device.Additional tools to specifically support HardCopy Stratix devices include HardCopy Stratix design flow, HardCopy Stratix floorplans, HardCopy Stratix timing models, HardCopy Stratix performance estimator, and HardCopy Stratix power estimator | [2003-9-25 10:59:31] |
| [问：ICing] | 我想知道hardcopy系列与Actel的反熔丝之类的产品（产品推出时间较长），在价位和性能上有何优势？ | |
| [答：Horace] | Hardcopy is on schedule now.What is your company ???My email: horace@cytech.com | [2003-9-25 10:59:54] |
| [问：boarr] | 请问：QuartusII设计软件在兼容其他工具设计的子集方面有什么要求？HardCopy Stratix器件是否须要新的烧录设备？您们公司的产品准备怎样成为即定标准？是否有这样的计划？ | |
| [答：Bill] | 我们的Quartus II软件可以无缝的调用其他流行EDA厂商的仿真和综合软件，如ModelSim,Synplify等等，QuartusII也可以对其他综合软件生成的网表进行综合，然后生成用于后仿真网表文件。HardCopy Stratix器件不需要烧录设备。 | [2003-9-25 11:00:14] |
| [问：Philips] | How to design a pci interface在maxplus II 的编译环境中，在否要增加其它附加软件等Thanks very much | |
| [答：Allan] | you can use altera pci ip core to design a pci interface. no other sw needed. | [2003-9-25 11:00:57] |
| [问：cuishuxun] | epm3064的功耗具体值. 我在使用中发现它对电压波动非常明显,有时候内部程序发生错误. | |
| [答：Joshua] | altera网站上可以下载计算max3000A器件的功耗的文件，你只需要简单的填写一些参数即可， http://www.altera.com/products/devices/ max3k/utilities/m3k-design_utilities.html该连接里有一个MAX Power Calculator，点击后可得到你需要的。或者用quartus II估算一下，详见quartus的帮助。 | [2003-9-25 11:02:00] |
| [问：lanxiaorong] | 现在的单片机电路一般是5V电压，请问贵公司为何主推3V器件？（工控领域更在乎可靠性的设计） | |
| [答：Bill] | 其实国内现在一般用得最多的都是3.3V的，国外已经有1.8V的单片机在大量应用了，所以我们也要紧跟用户使用的潮流。逐渐走向低电压。 | [2003-9-25 11:02:57] |
| [问：samire] | 在进行设计时,如何更有效地使用D触发器进行时序设计? | |
| [答：Allan] | I think your question is too general to give you an satisfying answer.Please read the related book on how to do logic design. | [2003-9-25 11:03:14] |
| [问：qin] | HardCopy 具有FPGA的结构,它的设计方法和软件是否一样? | |
| [答：Paul] | 是的， | [2003-9-25 11:04:36] |
| [问：58868] | 除了去掉了可编程布线和逻辑资源,MEMORY资源的可编程属性外,和FPGA还有何区别? | |
| [答：Allan] | access altera websitehttp://www.altera.com/products/devices/ hardcopy/technology/hrd-technology.html to get more information. | [2003-9-25 11:04:57] |
| [问：ever_sohu] | 在设计过程中，如何使软件仿真最大限度地接近最终实际电路的工作情况？ | |
| [答：Bill] | 软件仿真其实只是提供了一个仿真实际情况的工具，所以要想最大限度的接近实际电路的工作情况，那就要写出最大限度接近实际情况的测试激励。 | [2003-9-25 11:05:23] |
| [问：bb.chen] | 能介绍一下全局时钟吗？需要注意什么在PCB LAYOUT时？ | |
| [答：Joshua] | 全局时钟是FPGA内部的专用资源，能保证时钟分配到芯片各个部分的延迟和抖动。在pcb设计时没有特殊要求。要使用的话只需连接就可以了。 | [2003-9-25 11:05:38] |
| [问：aihuazou] | 如何将DMA器件的与write port相关的引脚引出到芯片的I/O口上 | |
| [答：Bill] | 这个问题不知能否说得清楚一些？ | [2003-9-25 11:06:31] |
| [问：qin] | HardCopy器件的量有多大才可达到ASIC的价格水平? | |
| [答：Horace] | Can you contact me ???My Email is horace@cytech.com | [2003-9-25 11:07:33] |
| [问：ljp] | HardCopy的加密性能或保密性能如何? | |
| [答：Paul] | HARDCOPY 是属于ASIC一类的芯片，不存在被解密 | [2003-9-25 11:07:50] |
| [问：cvnx] | 请问ALTERA哪一个系列的FPGA适合用于音频及视频模拟信号处理性价比最好谢谢 | |
| [答：Ziki] | CYCLONE 是您 最好的 选择 。 | [2003-9-25 11:07:59] |
| [问：songhengli] | QUARTUSii3.0为什么不能在WINDOWS98系统中应用？ | |
| [答：Bill] | 我们的QUARTUS需要使用大量的内存等系统资源，而WINDOWS98对内存和系统资源的管理不是很完善。而且WINDOWS98也是一个很老的操作系统了，建议客户使用WINDOWS2000. | [2003-9-25 11:09:08] |
| [问：qin] | HardCopy中具有的存储器是那种类型的?ROM或SRAM还是闪存? | |
| [答：Paul] | 可以做成ROM或RAM,和你在代码中的设计有关 | [2003-9-25 11:09:34] |
| [问：chenwbbi] | QUARTUS2 对VHDL和Verilog这两种语言 那种支持的更好些？ | |
| [答：Paul] | 对两种语言支持的都很好 | [2003-9-25 11:10:26] |
| [问：sunds99] | 某器件的HARDCOPY的价格是与器件的资源利用率有关呢，还是只与器件种类有关？如EP20K400EBC652－2X的HARDCOPY价格大约能降多少？谢谢！ | |
| [答：Horace] | The price will be affected by different factors, such as resources ...Can you know me know your contact point ???My email address: horace@cytech.com | [2003-9-25 11:11:05] |
| [问：jonathanl] | HardCopy中Memory资源的容量是多少？其DSP有何特点？ | |
| [答：Ziki] | HardCopy 中，不同的 器件有不同的 Memory 容量，使用之前需要查找 相应的 说明。DSP 块 的特点 也与 相应 的 器件有关，与 相对应的 FPGA 特点 是完全一样的。 | [2003-9-25 11:11:39] |
| [问：hwwss] | 专家，请问APEX20K300E的有四个时钟锁相环，是否可以直接外部的时钟作为参考时钟，另外，在这种情况下，时钟反馈端如何用。黄文胜 | |
| [答：Joshua] | 请参考：http://www.altera.com/literature/an/an115.pdf | [2003-9-25 11:12:04] |
| [问：kfawj] | 对于一些小公司而言，这种掩膜技术的成本会不会明显上升。 | |
| [答：Horace] | I think that this should not relate to the size of a company, and should relate to your project and market, and then leverage the cost. | [2003-9-25 11:12:13] |
| [问：songhengli] | EMP7128的内部资源如何用MAXPLUS分配？如果用QUARTUS 是否不需要手动分配？ | |
| [答：Joshua] | 可以让软件自动分配，如果性能达不到你的要求，可以手动分配。 | [2003-9-25 11:12:53] |
| [问：gtgtngt] | CYCLONE芯片为易失性FPGA，还需要加额外的配置芯片，很麻烦！一般如何解决？ | |
| [答：Allan] | all fpga, no matter it is from altera, or from xilinx, you need to add configuration chip.There are a lot of confiration method you can use, usually customers use microcontroller to config the fpga(cyclone), you store the configuration in an external flash memory. | [2003-9-25 11:13:42] |
| [问：songhengli] | 刚才专家提到了“电路环"，我也遇到过类似情况，请问什么是电路环，如何避免？ | |
| [答：Paul] | 在组合逻辑或异步设计中有输出作用于输入的现象。这种情况很容易引起震荡导致逻辑错误。一般避免过大的组合逻辑或异步逻辑设计，采用同步逻辑设计来避免这种问题 | [2003-9-25 11:13:46] |
| [问：chdh] | 请问hardcopy stratix期间和常规FGPA价格相差多少,在多大的使用量上才有价格优势? | |
| [答：Horace] | Please contact me for further discussion.My email address: horace@cytech.com | [2003-9-25 11:13:48] |
| [问：kunlunhuang] | 请问QUARTUSII 3.0 在针对开发FPGA的方面在性能方面和2.2相比有哪些新的改进。 | |
| [答：Bill] | 我们在quartusII3.0中增加了很多新的功能，如chipedit,I/O check，DSE等，我们还改进了很多用户界面，可以使客户在设计中使用更加方便，另外我们对我们的布局布线的算法也作了改进,现在的布局布线的性能更好了。 | [2003-9-25 11:13:52] |
| [问：ljp] | 设计时的在系统验证采用什么软件?如何进行? | |
| [答：Joshua] | 在系统验证可以采用我们的Quartus II里面的Signaltap II。 | [2003-9-25 11:13:58] |
| [问：saibeifeng2003] | Quartus能否完成仿真，综合，布局布线一系列过程，不需要其它软件？ | |
| [答：Bill] | Yes | [2003-9-25 11:14:05] |
| [问：aihuazou] | 请问：我利用nios3.01设计了一个器件，其中调用了系统自身提供的DMA模块，但经过编译后，在生成的.bdf文件中并没与DMA 相关的管脚，问我应如何解决 | |
| [答：Ziki] | 当 您自己设计 模块的时候，尽量避免 使用 系统中已经有的模块，最好是 通过 SOPC 来把 您的模块和 DMA 模块通过 内部的总线自动的连接到一起，否则很容易产生不可 预测的错误。也就是说：你要是 想要使用 DMA 模块，不要在您的模块中直接调用它，应该在 SOPC 中去调用 您的模块 和 DMA 模块，这样能够保证 正常工作。 | [2003-9-25 11:15:22] |
| [问：li_yanqiang] | quartus 对原理图设计的支持情况怎么样？ | |
| [答：Bill] | 完全支持，你可以想使用maxplusII一样的来使用原理图的设计输入，也可以把maxplusII下设计好的原理图文件直接读入。 | [2003-9-25 11:15:28] |
| [问：gtgtngt] | 开发fpga与开发asic的最大不同之处在哪？ | |
| [答：Allan] | the most difference is that fpga"s flexibility, you can modify your design, while it is difficult for asic, because of the cost of engineering is very big for asic. | [2003-9-25 11:15:32] |
| [问：ljp] | HardCopy的芯片利用率比FPGA的要高,是何原因?它只编程了掩模板部分. | |
| [答：Allan] | HardCopy device base arrays are developed from their equivalent FPGAs by removing the configuration circuitry, programmable routing, and programmability for logic and memory. This process, while considerably reducing the die size, maintains the FPGA architecture allowing the same FPGA-proven netlist to be seamlessly migrated to a HardCopy device with minimal risk. | [2003-9-25 11:17:20] |
| [问：samire] | 对FPGA进行仿真后,如果发现速率不满足系统的要求,该如何处理?有什么高的效率吗? | |
| [答：Allan] | usually when you migrate fpga to hardcopy, the performance will be better than FPGA.If you find that the clock speed is not satisfying, you need to optimize your design to make it meet the initial timing requirements. | [2003-9-25 11:20:05] |
| [问：58868] | 从ｆｐｇａ到ＨａｒｄＣｏｐｙ的平滑过渡是指用ｑｕａｒｔｕｓ设计方面？怎样移植？你们推荐这种方法，能否解释详细一点？ | |
| [答：Paul] | 你可以参见HARDCOPY的培训资料，由现有的FPGA工程转到HARDCOPY下只需要点几个按纽 | [2003-9-25 11:20:28] |
| [问：xjj_2008] | HardCopy Stratix器件和Quartus II设计软件的性能以及取代ASIC的完整解决方案可以给我发一份吗？ | |
| [答：Allan] | browse altera website http://www.altera.com/products/ devices/hardcopy/hrd-index.html for more information on hardcopy stratix and quartus ii. | [2003-9-25 11:20:55] |
| [问：wu.fengxa] | quartus3.0进行设计时对计算机资源的要求是否很高，其综合的效率与其他专门的综合工具相比如何？ | |
| [答：Bill] | 其实对于现在流行的计算配置来是不算很高了，WindowsXP or win2000Pentium II 400 以上，512 M RAM 以上其综合效率和其他综合工具应该不相上下，当然综合效率也和具体的设计有关。有些设计可能其他的综合工具好一些，有些设计可能我们的综合软件好一些。 | [2003-9-25 11:21:19] |
| [问：zhang1_1] | quartus web version是否支持ByteBlasterMV下载方式？ | |
| [答：Bill] | 支持 | [2003-9-25 11:21:32] |
| [问：aihuazou] | 请问：如何将自己设计的程序载入HARDCOPY中 | |
| [答：Allan] | it is the job of altera. hardcopy device is not a fpga. | [2003-9-25 11:21:59] |
| [问：hxw1998] | 一套 Quartus II 3.0 软件及开发系统的价位是多少？ | |
| [答：Horace] | It is on subscription ( annually ), and around USD 2K annually. | [2003-9-25 11:22:50] |
| [问：samire] | 对于多时钟的系统设计,要注意什么问题? | |
| [答：Allan] | you must be very careful when signals come from one clock domain to other clock domain. | [2003-9-25 11:23:11] |
| [问：sunds99] | 用logiclock时，是ESF文件和VQM文件一起应用吗？它们的路径必须放在项目所在的工作目录吗？多个LOGICLOCK后的模块会因相互之间的联线降低性能吗？谢谢！ | |
| [答：Bill] | 是的，这两个问题需要一起使用，路径需要放在当前的工作目录。多个LOGICLOCK互联有可能会降低整体的性能，所以如果有多个逻辑块在划分的时候需要合理的布局和选择一个合适的边界 | [2003-9-25 11:25:23] |
| [问：mfkd3335] | 我想问一下，您可以解释一下ASIC的意思吗（英文全称）？ | |
| [答：Joshua] | Application-specific integrated circuit专用集成电路 | [2003-9-25 11:25:26] |
| [问：liubo2000] | 我不是很了解ALTERA的具体情况，因为我大学所学的是lattice的应用，所以我想知道，ALTERA会不会通过网络提供技术培训，有的话以什么方式，是免费的吗，我们是小公司，承担不聊昂贵的培训费.谢谢！ | |
| [答：Horace] | Where is your company ???What is your company name ???What is your contact phone number ???Cytech ( Altera"s Distributor ) will provide you the training on site. | [2003-9-25 11:25:47] |
| [问：chenwbbi] | 请问 QUARTUS2的网络版本 有那些限制？ | |
| [答：Ziki] | 使用时间有限定和 不支持所有的器件。 | [2003-9-25 11:25:50] |
| [问：zhaoxinffx] | 请问从贵公司网站下载的quartysii 3.0 web edition中是否包括nios及其他一些简单ip core？ | |
| [答：Joshua] | 不包括，需要单独下载，IP core有些时free的，有些是付费的。 | [2003-9-25 11:26:06] |
| [问：boarr] | 请问:以前用软件MAX-PLUSII设计的一些功能模块(用户库),是否能不加改动的使用在QuartusaII软件之中?QuartusaII是否能够提供强大的设计子库? | |
| [答：Bill] | 可以。Quartus II不仅完全支持以前Max+plusII下面的设计库，针对我们新的系列的器件还提供了更多的模块库，包括对SOC设计方法的支持 | [2003-9-25 11:27:22] |
| [问：songhengli] | MAXPLUS中的GLOABAL AUTOMATIC选项有何作用？在QURTUSii3.0中是否也有改选项？ | |
| [答：Joshua] | In the Quartus II software versions older than 3.0, the global logic options were located in the Assignment Organizer as well as the Settings dialog box。 | [2003-9-25 11:27:28] |
| [问：ddjj] | fpga 中RAM 的粒度是多少？如果一个RAM块中我只用了一少部分，其余的是不是都浪费了 | |
| [答：Paul] | 根据FPGA的性号不同，你提的粒度也是不同的，如STRATIX系列中有512、4K、512K几种不同的粒度。如果你不想浪费ram的话可用时分复用的方法 | [2003-9-25 11:27:55] |
| [问：songhengli] | MAXPLUS中global project logic synthesis中的automatic gloable选项有何作用？什么情况下选?什么情况下不选? | |
| [答：Joshua] | 一般的作用是如果你使用了一个时钟，那么maxplus会自动使用全局时钟网络。一般要选上。 | [2003-9-25 11:28:26] |
| [问：tnx] | 请详述SignalTAP的功能和用法。 | |
| [答：Ziki] | SignalTap 的使用比较复杂，简单讲就是：1。选择一个时钟信号作为采样时钟。2。选择需要 采样 的信号。3。输入 采样 条件。4。运行。 | [2003-9-25 11:28:35] |
| [问：ljp] | 是否是FPGA转换成ASIC后就不能在编程了? | |
| [答：Ziki] | 是。 | [2003-9-25 11:28:52] |
| [问：aihuazou] | 我设计了一个系统,其中用到了系统提供的DMA模块,本希望DMA的write port引脚与外设直接相连,但经过generate后,在.BDF文件中并没发现DMA的write port引脚,据说是被优化掉了,请问,这种问题如何解决 | |
| [答：Adam] | 我想先需要了解在哪一步这个信号被优化掉了。若是在综合过程中，就要看这个信号是否没有连到输入或输出（悬浮），也可以用综合工具提供的类似于dont_touch的属性来禁止优化（个综合工具具体命令不同）。 | [2003-9-25 11:29:20] |
| [问：longeres] | 请问HARDCOPY能够像FPGA一样重复使用吗？ | |
| [答：Paul] | HARDCOPY 是属于ASIC一类的芯片，是不能重复使用的 | [2003-9-25 11:29:44] |
| [问：songhengli] | 我的设计文件编译通过，但手动分配引脚后提示资源不够，请问如何用MAXPLUSII分配CPLD的资源?如果用QUARTUS是否会自动优化？ | |
| [答：Bill] | 你可以用MaxplusII中的Pin Assignment去分配管脚，也可以用Floorplan去分配。其实我们的软件都会自动优化客户的设计，但是对于某些确实无法实现的不合理的资源分配，还是需要客户自己调整一下 | [2003-9-25 11:30:25] |
| [问：qin] | FPGA转换成ASIC后,性能有无提高?保密性能有何改进? | |
| [答：Paul] | 性能会提高的，因不需要任何配置器件，保密性方面是FPGA类器件无法相比的 | [2003-9-25 11:31:45] |
| [问：gtgtngt] | what"s mean of clk tree? | |
| [答：Allan] | for large scale design, usually it work in more than one clock domains. altera has already considered this issue on how to distribute the clock signals. for example, in stratix device, there are global clocks which can be used inside the whole fpga, there are also regional clocks which can only be used in the quadrant | [2003-9-25 11:31:46] |
| [问：aihuazou] | 安装QII3。0时其内部包含了SOCBUILDER3.0它与3.01有什么区别。 | |
| [答：Jing] | It"s mainly the extra support for NIOS Cyclone Development Board (documentation and working example) in 3.01. | [2003-9-25 11:32:27] |
| [问：aihuazou] | 如何将DMA器件的与write port相关的引脚引出到芯片的I/O 上 | |
| [答：Ziki] | 是 SOPC 中的 DMA 器件么 ？如果是的话方法如下 ：因为 DMA 的 写 端口 是 一个地址，所以，并不用真的把 这个 端口 引出来，你只要做一个 用户定义的端口（相当于RAM），然后 分配一个地址，再用 DMA 写这个地址 就可以了。 | [2003-9-25 11:32:36] |
| [问：aihuazou] | 如何预算设计的器件所占用的门数 | |
| [答：Bill] | 对于我们可编程器件的设计来说，一般只需要估算设计需要的逻辑单元，和内嵌的存储器块的容量即可。每个逻辑单元中包含一个4输入的查找表还有一个可编程的触发器。 | [2003-9-25 11:32:52] |
| [问：starlyc] | 学习hardcopy都需要什么软件硬件? | |
| [答：Allan] | quartus 3.0 and related knowledge on hardcopy device.http://www.altera.com/products/ devices/hardcopy/hrd-index.html | [2003-9-25 11:32:53] |
| [问：ddjj] | 要做好对FPGA的编程，需要有什么专业知识及掌握程度，只会VHDL行不行？ | |
| [答：Paul] | 行，还需要会我们的工具软件 | [2003-9-25 11:33:04] |
| [问：exclamation] | Hardcopy一旦烧录就不能再修改了，是么？ | |
| [答：Ziki] | 是。 | [2003-9-25 11:33:20] |
| [问：zhang1_1] | quartus3.0最低配置内存是多少？ | |
| [答：Bill] | 最少256M,当然是越多越好。 | [2003-9-25 11:33:38] |
| [问：qin] | Altera公司提供几种系列或规模范围供客户选择用作ASIC的替换产品? | |
| [答：Adam] | 根据设计规模不同，客户可以选择Altera Cyclone或Stratix Hardcopy来实现低成本的产品。 | [2003-9-25 11:34:30] |
| [问：zhang1_1] | quartus web version是否支持ByteBlasterMV下载方式？ | |
| [答：Ziki] | WEB 版本支持下载功能。 | [2003-9-25 11:35:08] |
| [问：zhang1_1] | quartus3.0最低配置内存是多少？ | |
| [答：Ziki] | 256M BYTE | [2003-9-25 11:35:56] |
| [问：kfawj] | 请问专家：贵公司的Quartus II都支持哪些系统(除了win2000)? | |
| [答：Bill] | 我们还支持Red Hat Linux Version 7.1Sun Solaris Version 7 or 8HP-Unix version 11.0 | [2003-9-25 11:36:11] |
| [问：xywei28] | INPUT脚不用时，如何连接？ | |
| [答：Allan] | you can set this input pin as input tri-state. | [2003-9-25 11:38:02] |
| [问：li_yanqiang] | altera网站上提供的web 版本和真正的3.0版本有什么区别？ | |
| [答：Ziki] | 支持 器件的 规模 和 功能有差别。 | [2003-9-25 11:38:18] |
| [问：qin] | 演示中说HardCopy中的DSP区块有20多个,它和那种处理器内核兼容?工作的速度有多快? | |
| [答：Adam] | Stratix/HC中的DSP block可以实现为乘法器、乘加器或乘累加器，工作频率可以达到300MHz。 | [2003-9-25 11:39:25] |
| [问：bozlee] | 请问：1、RS485接口采取怎样的措施才能有效的防雷？ 2、怎样提高必须多点接地系统的稳定性和抗干扰能力？ | |
| [答：Ziki] | 1。要选用支持防雷功能的RS485接口器件。 尽量要把 接口部分 进行 电隔离。 接口部分的 电源/地 要隔离好 等等。2。这和您的系统的特点相关。 | [2003-9-25 11:39:52] |
| [问：dingzex] | cyclone系列的也可以做ASIC吗？ | |
| [答：Allan] | It is unnecessary to convert cyclone device to hardcopy. You must remember that the cost of cyclone device is very low, the reason that we release cyclone is to compete with asic. | [2003-9-25 11:41:00] |
| [问：songhengli] | 我最近用EMP7128SLC84-15做数据采集，用到计数器宏，生成一个16位的计数器，计数器工作一段时间（时间一定如1ms)后外部用IO口将计数器的CLK端关闭，此时计数器停止计数，16位输出口上应能得到计数结果，但是我用单片机或示波器读数时，每次读到的结果都不一样，毫无规律，请问专家这种现象可能的原因?改进措施？ | |
| [答：Ziki] | 您的设计可能是 异步设计，希望改为 同步设计。 | [2003-9-25 11:41:19] |
| [问：ddjj] | 一个设计在完成过程中，布线需要人为干预吗？ | |
| [答：Paul] | 不需要 | [2003-9-25 11:41:41] |
| [问：wsh] | 请问如何估算一片ASIC会有多少门？ | |
| [答：Bill] | 当你拿到一片ASIC是无法估算出会有多少门的，我们只能估算某个设计会有多少门。对于我们FPGA来说一般只是估计占用了多少个逻辑单元，需要多少嵌入式RAM | [2003-9-25 11:41:50] |
| [问：lileiming888] | 请问Quartus? II软件比maxplusII在功能上有何不同和改进 | |
| [答：Joshua] | 1，quartus支持所有器件，max不支持cyclone和stratix2，quartus有非常强大的功能，比如logiclock，物理综合所以建议客户还是使用quartus的平台 | [2003-9-25 11:42:21] |
| [问：songhengli] | 我用示波器看到EPM7128工作时的输出脚上有振铃和过冲，请问其产生的原因？这种现象是否会在CPLD内部产生而导致逻辑错误？(gloable_clk脚上接的是24MHz的晶振） | |
| [答：Joshua] | 你可以设置slew rate为slow。 | [2003-9-25 11:43:10] |
| [问：bb.chen] | 能介绍一下全局时钟吗？需要注意什么在PCB LAYOUT时？ | |
| [答：Allan] | the global clock usually is connected with the dedicated pin, so when you do layout, you must pay attention to this. | [2003-9-25 11:43:13] |
| [问：songhengli] | 我用示波器看到CPLD（EMP7128)引脚上有振铃和过冲，这种现象产生的原因和解决方法？ | |
| [答：Bill] | 这种情况多半是由于信号的负载的匹配不合适引起的，调整一下负载的匹配电阻。 | [2003-9-25 11:44:31] |
| [问：huiyue] | QuartusII在语言支持方面比MaxplusII有何改进？ | |
| [答：Joshua] | VHDL and Verilog-1995 Support Very GoodNow Properly Supports Verilog `include ConstructAbsolute Paths or Relative to Project Root | [2003-9-25 11:44:45] |
| [问：bb.chen] | 一个用ALTERA设计好的工程可以转成ASIC吗？大概需要怎么做。 | |
| [答：Allan] | It is very easy for you to migrate altera fpga design to altera hardcopy design, it is very difficult to migrate to asic. | [2003-9-25 11:44:56] |
| [问：ddjj] | 时钟的驱动能力一般是多少？ | |
| [答：Allan] | altera"s global clock can drive all the logics inside the fpga. | [2003-9-25 11:46:13] |
| [问：aihuazou] | 利用c/c++编写的程序如何固化到相应的芯片上。 | |
| [答：Adam] | 最好可以把C/C++程序转成有时序信息的硬件描述语言Verilog或VHDL，这样在FPGA上的实现效率会比较高。或者也可以考虑使用Celoxica的Handle C工具直接把C/C++程序综合为硬件实现的网表，对某些实例的综合效果很好。 | [2003-9-25 11:46:42] |
| [问：zhang1_1] | quartus3.0最低配置内存是多少？ | |
| [答：Bill] | 最低256M内存，当然是越多越好。 | [2003-9-25 11:47:06] |
| [问：exclamation] | www.altera.com上的Quartus II Web Edition (Version 3.0) 应该是free的吧，可怎么总也下载不下来啊？每次下载到118k时就停了.请问还能怎么得到该free的quartus? | |
| [答：Joshua] | yes,it is free.这和网络的情况有关。你能不能在其他地方试一试。 | [2003-9-25 11:47:28] |
| [问：hugaoquan] | 请问贵公司的器件能否和PCI总线电平兼容？ | |
| [答：Joshua] | 什么器件？请把你的问题发到我的信箱里，我给你发一个文档，有详细的说明。danielxie@cytech.com | [2003-9-25 11:48:18] |
| [问：samire] | FPGA转换成ASIC后,能否保证引脚和I/O出脚兼容? | |
| [答：Adam] | 若是从Stratix移植到Hardcopy,单板不需要重新设计，管脚完全兼容。 | [2003-9-25 11:48:41] |
| [问：zhang1_1] | quartus支持sun soalris的版本是否要单独下载，不同于win板本 | |
| [答：Bill] | 是不同的版本，需要单独下载，或向我们的代理索取 | [2003-9-25 11:48:41] |
| [问：lhk2008hf] | 请问如何申请试用ip核？ | |
| [答：Joshua] | 你需要有一个altera网站上的帐号，然后用这个帐号去申请。 | [2003-9-25 11:48:59] |
| [问：ever_sohu] | Does qutuars II 3.0 web edition can synthesis the input file from ISE? | |
| [答：Allan] | this is an x2a issue. If the design from xilinx use some typical resource from xilinx, you need to do some conversion. please ref to an307 for how to convert xilinx design to altera design. | [2003-9-25 11:49:10] |
| [问：hugaoquan] | 请问提供的I/O口最少是多少？可用I/O口最大为多少 | |
| [答：Adam] | 能否具体指出是针对哪个器件或系列？ | [2003-9-25 11:49:51] |
| [问：sunds99] | 正版的QUARTUS的LICENSE会不会过期？ | |
| [答：Paul] | 当然会，如果你不升级你的软件的话就不会遇到这个问题 | [2003-9-25 11:50:29] |
| [问：yusuper] | 请问数字和模拟的混合电路怎么处理，特别是在数字电路同时控制着模拟电路的时候 | |
| [答：Allan] | for fpga, it is digital logic, you cannot implement analog circuit in a fpga. | [2003-9-25 11:51:16] |
| [问：ljp] | 信号完整性和EMI如何验证?效果如何? | |
| [答：Adam] | 可以用HSPICE工具和IBIS model去仿真。 | [2003-9-25 11:53:39] |
| [问：aihuazou] | 我的信号在经过SOPC选择NIOS\ROM\DMA后通过generate后，就没有与DMA相关的任何引脚了，但片外RAM、UART的引脚都存在 | |
| [答：Bill] | DMA是一个片内的资源，一般来说不需要引出什么信号到片外，你的设计中需要用到DMA的什么信号？ | [2003-9-25 11:54:32] |
| [问：zhangke] | 请问如果用fpga烧成的dsp芯片可否用soc ic tester 测试，管脚是否兼容呢 | |
| [答：Paul] | 可以支持一些SOC的硬件仿真仪的测试 | [2003-9-25 11:54:34] |
| [问：bityangli] | 可不可以这样理解：HardCopy是用设计FPGA的方法实现的ASIC？ | |
| [答：Joshua] | 可以这么理解，只是不需要客户来参与，完全由altera来实现 | [2003-9-25 11:55:12] |
| [问：lizhen7799] | 一个这样HARDYCOPY的开发板要多少钱 | |
| [答：Horace] | It"s around USD 895.You can also visit http://www.altera.com/products/ devkits/kit-dev_platforms.jsp for more information. | [2003-9-25 11:55:15] |
| [问：colpeo] | 请问如何实现IRIG B码的解码？ | |
| [答：Allan] | it is a typical application, you can ref to the related the AMPP IP core. | [2003-9-25 11:55:25] |
| [问：ljp] | HardCopy的价格和FPGA的价格有何优势? | |
| [答：Horace] | Hardcopy can further cost down your product cost.On the other hand, our FPGA, such as Cyclone is the latest and low cost FPGA. | [2003-9-25 11:56:26] |
| [问：alexfu] | 我想做一个中断控制器该如何设计 | |
| [答：Joshua] | 多少级的控制器？触发方式是电平还是边沿？能说具体点吗？可以去网上搜索一下，很多这方面的参考设计。 | [2003-9-25 11:56:44] |
| [问：老古2003] | 请问：Quartus II 对ACEX器件支持怎么样？（包括仿真功能） | |
| [答：Ziki] | Quartus II 支持 ACEX 器件 （包括仿真功能）。 | [2003-9-25 11:57:18] |
| [问：djcap] | 能否提供一些在信号采集处理方面的资料? | |
| [答：Paul] | 您可参见ALTERA的dsp方面的参考设计及资料 | [2003-9-25 11:57:22] |
| [问：songhengli] | 我用EMP7128做计数器，输出的计数结果经常跳变，毫无规律，请问你这是什么原因？如何解决？ | |
| [答：Adam] | 我想可能是在设计的同步性上出了问题。能否确保是寄存器输出？ | [2003-9-25 11:57:24] |
| [问：hugaoquan] | 我用的是WIN XP ，内存256M，和Maxplus II不是很兼容？quartus II和Win XP的兼容性如何？（我以前主要用Maxplus) | |
| [答：Joshua] | 有些客户也发现了类似的问题，建议还是用win2000比较稳定。 | [2003-9-25 11:57:29] |
| [问：lihaobit] | altera公司现在最先进的器件是什么，里边有什么特殊功能呢 | |
| [答：Joshua] | stratix and stratix gx。你可以到www.altera.com网站上去下载相关的资料。 | [2003-9-25 11:58:13] |
| [问：yalee] | 我想在我正在开发的系统采用FPGA来完成图象的实时处理，但是我现在才接触FPGA不久，我想您能不能给我谈谈怎样才能用最短的时间掌握这种技术并应用于实际？谢谢！ | |
| [答：Bill] | 1.努力学习使用QuartusII2.了解我们器件的内部结构3.联系我们的工程师以得到支持 | [2003-9-25 11:58:22] |
| [问：zhengy03] | 请问目前可靠性最高的EPLD/FPGA 是哪一款? | |
| [答：Ziki] | FPGA ： STRATIX 和 CYCLONE 系列器件CPLD ： MAX3000 系列 器件 | [2003-9-25 11:59:06] |
| [问：kunlunhuang] | 请问在设计初期选择FPGA时主要要考虑FPGA的哪些方面？ | |
| [答：Ziki] | 1。I/O 是否足够。2。全局时钟信号等 是否 足够。3。是否使用 PLL ，是否使用 DSP BLOCK 等。 | [2003-9-25 12:00:42] |
| [问：pyq420] | 请问Altera公司的主要芯片有哪些,各应用与哪些领域?其发展前景如何? | |
| [答：Allan] | altera has many types of fpgas, you can access http://www.altera.com/products/devices/dev-index.jsp for more information on altera fpga devices.Usually in the communication applications, usually you can select stratix device.For low cost, you can use cyclone. | [2003-9-25 12:01:26] |
| [问：landerjiang] | HardCopy Stratix?系列的性价比怎么样？EMI性能怎么样？目前在市面上能否能拿到货？ | |
| [答：Adam] | Hardcopy的价格要比Stratix低廉，而性能会提高50%左右，所以性价比很高。EMI方面，同于Stratix。由于作Hardcopy有较高的批量要求，而且是为客户定制的，所以不同于FPGA的购买，需要和Altera的代理直接联系。 | [2003-9-25 12:01:41] |
| [问：wangyh] | 我在使用MAX+PLUS2进行引脚分配时,有些中间节点没有手动分配,软件就自动分配到没有指定的I/O引脚上,请问如何在编译时使这些中间节点不出现在FLOORPLAN EDITOR 的USSIGNED对话框中 | |
| [答：Bill] | 如果使用maxplusII，你可以将所有的没有用到的管脚都分配一个没有用到的信号以便保留起来，这样就不会有你说的这种情况出现了。另外，如果你是用QuartusII你可以在Assign Setting对话框中选择Unused Pin option,可以把没有使用的管脚设置对应的功能，如三态，输出到gnd | [2003-9-25 12:02:20] |
| [问：ccasic] | 怎样才能了解你们器件的内部结构？ | |
| [答：Joshua] | 可以下载相关的datasheet。http://www.altera.com/products/devices/dev-index.jsp | [2003-9-25 12:02:41] |
| [问：jonathanl] | HardCopy Stratix最高能跑到多少数率？是否适合1G以上的高速接口的应用？ | |
| [答：Adam] | 根据不同设计需求，实现的频率并不相同，至少不低于Stratix。Stratix或Stratix HC并不能够支持1G接口，最多可以支持到840M的LVDS。 | [2003-9-25 12:04:58] |
| [问：whrswhr] | 随着贵公司的可编程器件的发展，规模越来越大，技术也将大大提高。那么早期的芯片会不会很快就被淘汰？这对于那些用早期芯片来开发的产品来说，会不会造成影响，影响将又会有多大？ | |
| [答：Paul] | 不会很快淘汰。如果您有订单的话还会为您生产 | [2003-9-25 12:05:16] |
| [问：lhk2008hf] | 正在从dcd网站上注册下载请问hardware key与net interface card 是什么意思?如何获得 | |
| [答：Bill] | hardware key就是加密狗，可以连接到并口上，你买软件的时候会提供给你，net interface card，就是你自己的以太网卡 | [2003-9-25 12:05:29] |
| [问：qeb] | 请问 在IC 设计中主要需要什么样的知识以及用到什么样的开发工具，怎样操作？ | |
| [答：Allan] | firstly you must maste some design language, such as vhdl or verilog.secondly, you must learn how to use synthesis tool and place and route toolyou also need to learn how to verify your design, use the simulation tool, such as modelsim,please go to altera website http://www.altera.com/products/software/sfw-index.jsp | [2003-9-25 12:05:37] |
| [问：lizhen7799] | HardCOPY的免费开发软件怎么得到啊 | |
| [答：Paul] | Quartus II ，可下载 | [2003-9-25 12:06:09] |
| [问：liuzhidg] | 我想學習altera的FPGA/CPLD的開發,請問有什么好的途徑?? | |
| [答：Paul] | 可参加网上的培训 | [2003-9-25 12:06:37] |
| [问：mailymb] | 请问Altera公司的产品在无线通信领域的应用？具体的在ieee802.11方面的应用有哪些？ | |
| [答：Allan] | go to altera website on applications in wireless,http://www.altera.com/solutions/comm/ wireless/wir-index.htmlas to ieee802.11, you can visit website www.ieee802.org for detail information | [2003-9-25 12:09:01] |
| [问：zhangke] | 请问一下，，烧完fpga以后可以用tester验证嘛 | |
| [答：Adam] | FPGA是上电后加载，所以一般是在单板上调试的。若你说的tester是指ASIC chip tester，那么我觉得并不适于。 | [2003-9-25 12:09:13] |
| [问：hugaoquan] | 请Altera公司的ASIC的器件的价格定位？ | |
| [答：Horace] | Altera has the Hardcopy product.Please send me your contact point, so we can discuss with you further.My email: horace@cytech.com | [2003-9-25 12:10:23] |
| [问：amberyn] | stratix中等规模价钱有多少呢？ | |
| [答：Horace] | Please let me know your company name / Contact phone munber / email address for further discussion ???My email: horace@cytech.com | [2003-9-25 12:11:16] |
| [问：songhengli] | 感谢专家的解答，刚才提到的负载的匹配电阻如何调整？ | |
| [答：Adam] | 是不是过冲大的问题？把负载加大的话，可以降低过冲。若有HSPICE/IBIS仿真的环境，可以先验证一下。 | [2003-9-25 12:15:19] |
| [问：songhengli] | 我的计数器没有用寄存器，计到一定时间的时候用外部IO关闭计数器时钟，用仿真看到的波形很好，数据能稳定，但用单片机读数得到的结果却跳变 | |
| [答：Jing] | Hi, could you explain a little more on how your counter is designed without register? And whenever you designed unregistered output (combinational logic), the design is always prune to glitch, which cannot be detected by digital simulation. Please register the output. | [2003-9-25 12:23:28] |
| [问：amberyn] | 我想知道在lpm或者magfunction里面的 modules双击看到的代码是源代码还是仅仅为了仿真的代码不可综合 | |
| [答：Adam] | 双击原理图里的模块看到的并不是源代码或仿真模型，只是一个调用Altera magecore的例化文件。在仿真或布局布线时，会通过Altera magecore name自动引用相关库文件或仿真模型。 | [2003-9-25 12:31:48] |
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